Latest / The Long View / 2026-05-25 · 特辑｜EDA 入门：那个让所有先进芯片得以诞生的隐形帝国

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2026-05-25 · 特辑｜EDA 入门：那个让所有先进芯片得以诞生的隐形帝国 · The Long View

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欢迎收听The Long View。
0:01
今天这一期是特辑，话题不蹭今天的快讯，
0:04
我们花一整期把一个躲在所有先进芯片背后的东西讲清楚—E D A，
0:10
全名 Electronic Design Automation，
0:12
电子设计自动化。
0:15
之所以现在讲，是因为五月二十一号SemiAnalysis刚刚发布了一篇 E D A Market Primer，
0:21
加上五月十二号发布的另一篇 The E D A Primer From R T L to Silicon，
0:26
凑成了完整的两部曲。
0:28
上集讲一颗芯片怎么造，下集讲背后的—谁在卖、
0:33
卖多少钱、为什么没人能颠覆。
0:36
SemiAnalysis罕见地一次性把E D A这件事拆得这么干净，
0:40
给了我们一个绝佳的入门窗口。
0:43
你今天用的每一部iPhone、每一张NVIDIA G P U、
0:46
每一辆Tesla、每一台A W S的Trainium加速器—所有二纳米、
0:52
三纳米、五纳米节点上的先进芯片，没有一颗是不用E D A软件做出来的。
0:57
而全球能做这件事的，只有三家公司—Synopsys、
1:01
Cadence、Siemens E D A，
1:03
市场份额加起来超过百分之八十五。
1:07
这三家做的是一笔一百八十亿美元的生意，
1:09
毛利率百分之三十到四十四，过去十三年没有一年是负增长。
1:15
即使在二〇二二到二〇二三年最惨的半导体下行周期里，
1:19
他们的收入也只是从百分之十七到二十一的增速放缓到百分之十五—别人在裁员，
1:26
他们依然在涨。
1:28
这一期的目的，是让一个程序员、产品经理、
1:31
或者对硬件好奇但没接触过芯片设计的人，
1:34
能从零开始把E D A这件事的轮廓画清楚。
1:38
听完之后，你下次再读到tape-out、
1:41
P D K、signoff、九成五的先进节点份额、
1:45
E L A、C O T这些词，应该都不再陌生。
1:49
我们会按这个顺序讲：第一，一颗芯片到底是什么—晶体管、
1:54
逻辑门、当代芯片的复杂度。
1:57
第二，E D A这个产业是怎么来的—从一九六〇年代手绘红膜片，
2:03
到Synopsys用Design Compiler改变了一切。
2:07
第三，从一个想法到一颗能卖钱的芯片要走的十三步。
2:11
第四，必须知道的十二个核心术语。
2:13
第五，工具栈深入—每一步用的是哪个工具。
2:17
第六，为什么是一百八十亿美元的隐形帝国，
2:21
三巨头的护城河有七层。
2:24
第七，三家公司各自的故事。
2:26
第八，为什么中国五年内追不上。
2:29
第九，A I会不会颠覆E D A。
2:31
第十，三个值得记住的takeaway。
2:34
听完这一期，下次再有人提"芯片设计行业的瓶颈在哪"，
2:39
你会有自己的答案。
2:41
接下来正式开始。
2:42
要理解E D A为什么存在，得先理解今天的芯片到底有多复杂。
2:47
最底层是transistor，r，晶体管。
2:50
一颗晶体管你可以理解成一个电控开关：三个端口，
2:54
叫源、漏、栅。
2:56
给栅极一个电压，源和漏之间就导通，电流可以过；
3:00
电压撤掉，开关关闭。
3:03
一颗晶体管表示一个比特，配合电路就能拼出零和一的世界。
3:07
把若干个晶体管按特定拓扑接起来，就组成一个逻辑门—AND、
3:12
OR、NAND、NOR、NOT、XOR、
3:17
XNOR，七种基本布尔运算。
3:20
比如一个NAND门要四个晶体管，一个能存住一个比特的D触发器要二十几个。
3:27
再往上一层，把若干个逻辑门组合起来，
3:29
就是一个标准单元—standard cell—可以理解成一块预制砖。
3:35
再上一层，标准单元拼成功能模块—加法器、
3:39
乘法器、S R A M缓存、P C I e控制器；
3:43
功能模块拼成功能块—C P U核心、
3:47
G P U核心、神经网络引擎；
3:50
功能块拼成一颗完整的S o C，System on Chip，
3:53
片上系统。
3:55
那今天一颗旗舰芯片有多少晶体管？
3:57
给几个具体数字你感受一下。
4:00
苹果M4Max—大概一千一百亿个晶体管。
4:04
NVIDIA Blackwell B200200—两千零八十亿。
4:09
AMD即将在二〇二六年下半年发布的MI455XMI455XMI455XMI455XMI455XMI455X，
4:12
按SemiAnalysis的描述—三千二百亿个晶体管，
4:16
分布在十二个逻辑芯粒上，混用台积电的二纳米和三纳米工艺，
4:21
采用混合键合做三D堆叠，集成HBM4内存、
4:26
224224224224224G高速SerDes。
4:28
三千二百亿个晶体管。
4:30
如果一秒钟数一个，要数一万年。
4:33
而且这只是数量。
4:34
真正的难，在三个维度同时爆炸。
4:38
第一，制造规则的爆炸。
4:40
台积电每推出一个新工艺节点，就会给出一本《设计规则手册》，
4:44
规定芯片上每一根金属线的最小宽度、最小间距、
4:49
最小覆盖面积、必须的密度等等。
4:52
一百八十纳米节点大约五百条规则；
4:55
七纳米节点一万五千条；
4:57
三纳米节点超过两万五千条。
4:59
每一条都必须同时满足。
5:02
第二，验证角点的爆炸。
5:04
同一颗芯片，在不同的制造批次、电压、
5:08
温度下，性能是不一样的。
5:10
芯片设计要对所有这些组合都做验证。
5:15
二十八纳米时代，需要验证的P V T角点是五到七个；
5:19
三纳米时代，是二十到三十个以上。
5:23
第三，验证算力的爆炸。
5:25
一个七纳米芯片，需要的验证算力是同等门数二十八纳米芯片的十到五十倍。
5:31
一颗旗舰A I芯片，要靠物理仿真硬件连续跑六到十二个月才能验证完。
5:38
到这里你应该能理解一件事—靠人工是绝对不可能设计当代芯片的。
5:43
六十五纳米时代，靠人手已经不可能了。
5:46
今天的芯片，没有E D A软件，根本不存在。
5:50
接下来讲E D A这个产业是怎么来的。
5:53
E D A的史前史，是手绘时代。
5:55
一九六〇、七〇年代，工程师在方格纸上画电路布局，
5:59
技术员把图样转印到一种叫Rubylith红膜片的红色赛璐珞胶片上—叠层在透明的麦拉膜上，
6:09
用美工刀在灯光台下手工切割每一层。
6:12
再把成品照相缩印一百倍，做成光刻掩膜。
6:15
一刀切错，几周白干。
6:17
一九七四年的Intel80808080808080808080处理器，
6:20
就是这么造出来的。
6:22
第一个突破来自一九七一年。
6:24
一家叫Calma的小公司把图形设计系统—Graphic Design System，
6:29
简称G D S—卖给了Intel，
6:32
让工程师可以在小型机上数字化、编辑电路图。
6:37
一九七八年，Calma推出G D S二代—这个文件格式，
6:41
到今天五十年了，依然是芯片设计行业向晶圆厂交付设计稿的标准格式。
6:47
这是技术行业里少有的、跨越半个世纪的标准。
6:51
我们今天熟悉的E D A产业，诞生在一九八一年。
6:55
那一年，三家公司在几个月内相继成立—Daisy Systems、
6:59
Mentor Graphics、
7:00
Valid Logic Systems—业内称之为D M V三家。
7:05
他们把前端设计自动化了：原理图采集、
7:07
逻辑仿真、设计验证，运行在Apollo和Sun的Unix工作站上。
7:14
但真正改变游戏规则的，是一九八六年的另一家公司。
7:18
Aart de Geus—一个出生于荷兰、
7:21
在通用电气研究院工作的工程师—拉着几个同事创办了Synopsys。
7:26
一九八七年，他们推出了Design Compiler，
7:29
第一款商用的逻辑综合工具。
7:32
逻辑综合是什么？
7:33
我们后面会详细讲。
7:34
简单说：以前工程师必须手动决定每一个逻辑门怎么摆、
7:39
怎么连。
7:40
Design Compiler让你只需要用高级语言描述芯片该做什么—比如输入两个三十二位数、
7:46
输出它们的和—剩下的几百万颗逻辑门怎么排列组合，
7:50
由软件去优化。
7:52
这一步带来的是百万倍的设计复杂度跃升。
7:55
从手摆几千颗晶体管，到自动生成几十亿颗晶体管的网表。
8:01
今天的多十亿晶体管S o C，没有Design Compiler那一代综合工具就不可能存在。
8:07
一九八八年，Cadence Design Systems s 由S D A Systems和E C A D合并成立，
8:13
迅速成为I C布图和布局布线工具的领头羊。
8:18
三家D M V之一的Mentor Graphics几经辗转，
8:21
在二〇一七年被西门子以四十五亿美元收购，
8:26
二〇二一年正式更名为Siemens E D A。
8:30
到此，今天的三巨头格局完整成形—Synopsys、
8:34
Cadence、Siemens E D A。
8:37
三家加起来占全球E D A市场超过百分之八十五。
8:41
剩下的百分之十五由几十家小厂商分食，
8:45
没有一家在任何核心E D A类别里份额超过百分之五。
8:50
聊完产业起源，接下来讲一颗芯片从立项到量产到底要走多少步。
8:57
按SemiAnalysis的拆解，一共十三步。
9:00
听起来多，但每一步都不能省。
9:03
第一步，立项。
9:04
决定这颗芯片做什么、目标市场、与上一代比要在性能、
9:10
功耗、面积上各提升多少。
9:12
这里有一个核心缩写叫PPACt—Performance性能、
9:16
Power功耗、Area面积、Cost成本、
9:19
Time-to-Market上市时间。
9:22
每一颗芯片都是这五个维度的多元方程。
9:25
第二步，架构。
9:27
画功能块图。
9:28
决定指令集、缓存层级、总线宽度、各功能块的面积预算。
9:34
如果是A I加速器，还要决定矩阵乘法引擎多宽、
9:38
数据流加速器怎么放。
9:41
这一步现在越来越靠A I—Synopsys的DSO.aiDSO.aiDSO.aiDSO.aiDSO.ai这类设计空间探索工具用机器学习快速试错。
9:49
第三步，R T L设计。
9:51
用一种叫SystemVerilog的硬件描述语言，
9:55
把芯片的每一个寄存器、每一个状态机、
9:58
每一个多路复用器具体写出来。
10:01
一颗复杂S o C的R T L代码可以有几百万行。
10:05
但要注意—今天一颗S o C里只有百分之二十到三十的R T L是真正自主写的，
10:11
剩下的百分之七十到八十是从外面买的I P，
10:16
也就是知识产权块—比如C P U核心从ARM买，
10:20
P C I e、D D R内存控制器从Synopsys的DesignWare买，
10:25
高速SerDes可能从Broadcom买。
10:28
第四步，R T L验证。
10:29
用十亿级别的测试向量去跑这段R T L，
10:32
确保它的行为符合规格。
10:35
这一步占整个项目工程时间的百分之六十到七十—不是写代码的事，
10:39
是测试。
10:41
验证工程师是今天芯片公司里人数最多、
10:44
增长最快的岗位。
10:45
第五步，R T L冻结。
10:47
所有功能性bug必须修完，从这一刻起不允许再加新功能。
10:52
任何修改都必须走严格的工程变更指令流程—英文叫 Engineering Change Order，
10:59
简称E C O。
11:00
这是一个仪式性的里程碑。
11:03
第六步，固件和软件并行开发。
11:05
从R T L冻结之前就开始，软件团队就把设计映射到F P G A仿真器上、
11:12
跑Linux、写驱动、做B I O S。
11:15
如果不并行做，等芯片真造出来再开始写软件，
11:19
整个项目至少多六个月。
11:21
第七步，物理设计—physical design。
11:24
这是最重的一段。
11:26
把R T L综合成门级网表、做布图规划、
11:29
放置标准单元、连接所有金属线。
11:33
一颗七纳米芯片，这一步要跑两到三个月，
11:36
迭代几十轮。
11:38
第八步，签核—signoff。
11:40
把设计的最终输出过一遍所有检查—时序收敛、
11:44
功耗预算、设计规则、版图与原理图一致性。
11:48
第九步，交付晶圆厂，也就是tape-out。
11:51
最终的版图输出成一个G D S二代文件—也就是前面提到的、
11:56
一九七八年那个格式的现代后裔—交给晶圆厂去做掩膜。
12:01
tape-out这个词的字面意思是"磁带输出"—来自那个真的把G D S二代文件装在磁带卷里、
12:08
寄给晶圆厂的年代。
12:09
今天虽然早就不用磁带了，但名字留了下来。
12:13
第十步，制造。
12:15
晶圆厂跑八到十二周的流程。
12:17
一片晶圆要经过几千道工艺步骤、几十种不同的机器。
12:22
第十一步，硅片回片验证。
12:24
真实硅片从晶圆厂回来—业内叫A0A0A0 silicon。
12:29
芯片烤箱、探针卡、示波器、JTAG调试—把所有可能的问题找出来。
12:36
绝大多数芯片不会一次成功，需要多次步进—A0不行就改了重做B0、
12:42
B1、Q0、Q1—每一次都是几千万美元的掩膜钱。
12:47
先进节点上一次完整的respin成本是五千万到一亿美元，
12:51
延期六到十二个月。
12:53
第十二步，系统集成。
12:55
芯片放上参考板，跑系统级测试，验证驱动、
13:00
B I O S、操作系统兼容性，让早期客户试用。
13:06
第十三步，量产。
13:07
终于。
13:08
听上去是瀑布流程，但实际上每个阶段都是高度重叠的。
13:12
架构bug倒回R T L，时序失败倒回综合，
13:15
物理验证不过倒回布局—这是几十个反馈循环并行跑。
13:21
这就是E D A工具存在的唯一原因—没有任何人类团队能手工追踪这么多循环。
13:27
讲完十三步流程，下面进入术语区。
13:30
我尽量用最快的方式把十二个核心概念过一遍。
13:33
听这一段你可能跟不下来，没关系—后面遇到时回查就行。
13:38
第一，R T L，全名 Register Transfer Level，
13:41
寄存器传输级。
13:43
一种描述硬件行为的抽象层。
13:45
你告诉电路在每一个时钟边沿，数据从哪个寄存器转到哪个寄存器、
13:51
中间经过什么逻辑运算。
13:54
今天主流的硬件描述语言是SystemVerilog—老Verilog的扩展，
13:59
加了大量验证相关的特性。
14:01
第二，标准单元—standard cell。
14:04
预先设计好、预先验证好的逻辑积木—AND门、
14:09
NAND门、D触发器、加法器、多路复用器。
14:14
一个标准单元高度固定、宽度可变，像积木一样在芯片上排成横排。
14:20
一个先进节点—比如台积电二纳米—的标准单元库里，
14:24
有几万种不同变体。
14:26
同一个NAND门，有几种驱动强度可选、
14:28
六种阈值电压可选、几种布线选项可选。
14:32
综合工具的工作之一就是从这几万种里选出对应当下场景的那一个。
14:38
第三，P D K，全名Process Design Kit，
14:41
工艺设计套件。
14:43
晶圆厂给芯片设计公司的"使用说明书"。
14:47
里面包含晶体管的电气模型、标准单元库、
14:50
设计规则、寄生提取模型—总之是所有把一颗硅片做出来需要的工艺细节，
14:56
全部以E D A工具能读懂的格式打包好。
15:00
P D K有体积感—一百八十纳米的P D K大约二G B，
15:04
五百条设计规则；
15:06
七纳米P D K大约一百G B，一万五千条规则；
15:10
三纳米P D K两百G B，超过两万五千条规则。
15:14
开发一个先进节点的P D K需要三十到四十二个月。
15:18
P D K还有版本—从P D K零点一（基于纯软件T C A D仿真，
15:23
给最早的锚定客户用，比如Apple、
15:26
NVIDIA），到P D K零点五（早期硅片数据），
15:30
到P D K零点九（完整P V T角点表征），
15:34
到P D K一点零（量产就绪）。
15:37
E D A三巨头能在P D K零点一阶段就拿到，
15:41
比小厂商早十八个月以上。
15:43
这十八个月，就是后面要讲的护城河的一部分。
15:48
第四，P V T角点。
15:49
"工艺-电压-温度"角点。
15:51
同一颗芯片造出来一定会有偏差。
15:54
工艺有快慢之分—F F、S S、T T、
15:57
F S、S F五种典型组合，F是fast快，
16:02
S是slow慢，电压一般在标称值上下百分之十，
16:07
温度从消费级的零度到一百零五度，到车规级的零下四十度到一百二十五度，
16:14
三个维度乘起来就是几十甚至上百个组合。
16:17
芯片必须在每一个角点都满足时序和功耗要求。
16:22
第五，综合—synthesis。
16:24
把R T L代码翻译成门级网表—也就是把"加法器"这样的抽象描述，
16:30
转换成由几千个标准单元怎么连线起来的具体方案。
16:35
综合工具会从几万种标准单元里挑出最优组合，
16:39
同时优化时序、面积、功耗三个互相冲突的目标。
16:43
Synopsys的Design Compiler占有百分之七十到七十五的市场份额，
16:48
是整个行业的事实标准。
16:50
第六，物理设计 / 布局布线—Place and Route，
16:54
简称P和R。
16:56
把综合出的门级网表里的几千万个标准单元，
16:59
物理地摆到芯片上的某个位置，再用十几层金属线把它们连起来。
17:05
两大主力工具：Synopsys的I C Compiler二代—简写ICC2，
17:10
现在融合到Fusion Compiler里—和Cadence的Innovus。
17:15
这是E D A里少数几个Cadence在过去十年里实际从Synopsys手里抢到十到十五个百分点份额的子领域之一。
17:24
第七，L E F、L I B、SPICE。
17:27
这是P D K里给E D A工具用的三种核心文件格式。
17:32
L E F—Library Exchange Format—描述标准单元的物理形状，
17:36
引脚在哪、边界在哪。
17:38
L I B—Liberty格式—描述标准单元的电气行为，
17:43
一个信号穿过这个门要多久、消耗多少功率。
17:47
SPICE是更底层的晶体管电气模型，
17:50
用在模拟仿真里。
17:52
每一个P V T角点都有一套对应的L I B文件。
17:56
第八，签核三大天王—D R C、L V S、
18:01
S T A。
18:02
D R C—Design Rule Check，
18:04
设计规则检查—所有线宽、间距、密度都符合晶圆厂规则吗？
18:11
L V S—Layout vs Schematic—物理版图和原理图实际等价吗？
18:16
有没有意外的短路或断路？
18:19
S T A—Static Timing Analysis，
18:21
静态时序分析—每一条信号路径，在所有P V T角点上都能在一个时钟周期内传到目的地吗？
18:29
Siemens的Calibre在D R C和L V S上占百分之八十五以上的份额。
18:33
台积电、三星、Intel Foundry的tape-out要求都明文写着Calibre-clean—你必须用Calibre跑出无错的结果，
18:42
否则不让你流片。
18:44
这是Siemens E D A在整个芯片产业里的铁王座。
18:48
Synopsys的PrimeTime在静态时序分析上占百分之九十以上份额，
18:52
先进节点上是百分之八十五以上。
18:55
同样是台积电指定的签核工具。
18:58
客户字面意义上"没有Synopsys就无法tape-out"。
19:02
第九，tape-out和G D S二代—前面讲过了，
19:06
把最终签核完的版图输出成G D S二代文件交付晶圆厂的那个里程碑。
19:12
第十，验证。
19:14
这里要展开一下，因为它太重要了。
19:17
验证有两条主路线。
19:19
第一条是仿真。
19:20
用软件跑R T L，输入测试向量，对比输出。
19:24
三大商用仿真器—Synopsys的V C S，
19:27
占百分之四十五到五十；
19:29
Cadence的Xcelium，占百分之四十到四十五；
19:32
Siemens的Questa。
19:34
所有大厂至少都会买两家的许可证。
19:37
一次完整的回归测试要消耗几千C P U核心小时；
19:41
一颗芯片的全部测试数据要几个P B的硬盘空间。
19:45
仿真的工作方式叫U V M—Universal Verification Methodology，
19:50
通用验证方法学—二〇一一年由Accellera标准化。
19:55
U V M把测试平台拆成几个组件—Sequencer生成测试序列、
19:59
Driver把抽象事务转成信号摆动、
20:02
Monitor被动监听信号、Scoreboard比对参考模型和实际输出。
20:08
引入了约束随机验证—你不写每个测试用例，
20:12
而是定义合法的输入范围是什么，让工具自动随机生成几百万种组合去跑。
20:19
这种方法找corner case bug比手写定向测试强得多。
20:23
第二条是形式验证—formal verification。
20:26
不跑测试向量，而是用S A T求解器、
20:30
模型检查器，数学地证明某个性质在所有可能输入下都成立。
20:35
两大工具—Cadence的JasperGold和Synopsys的V C Formal。
20:40
形式验证擅长协议合规性、控制逻辑正确性、
20:44
安全属性证明，比如"这个寄存器永远不能被低权限软件写到"。
20:50
但它对数据通路类设计的扩展性差。
20:53
所以现实里两条路并用—形式验证盖关键性质，
20:58
仿真盖整片的统计置信度。
21:01
第十一，硬件仿真—hardware emulation—和F P G A原型。
21:06
纯软件仿真太慢—一颗S o C全片仿真要跑几天才出几秒钟的"芯片内时间"。
21:13
怎么办？
21:14
把R T L设计直接烧到F P G A阵列里，
21:17
让它以五千万赫兹的真实硬件速度跑。
21:20
比纯软件仿真快一千倍。
21:22
这样固件团队可以在芯片回片前几个月就开始启动Linux、
21:27
跑驱动。
21:29
两个主流平台—Synopsys的ZeBu，
21:32
最新一代ZeBu-200ZeBu-200ZeBu-200ZeBu-200ZeBu-200ZeBu-200ZeBu-200ZeBu-200能仿真两百三十亿个门；
21:37
Cadence的Palladium，
21:39
最新一代Palladium Z3能仿真四百八十亿个门，
21:44
是液冷的，单系统一千五百万美元。
21:48
Cadence Palladium占百分之五十五到六十市场份额，
21:51
是Cadence最赚钱的硬件业务，年收入超过五亿美元。
21:56
第十二，E C O—前面提到的工程变更指令。
22:00
R T L冻结之后任何修改都要走E C O流程，
22:04
重新跑等效性检查、重新做物理验证。
22:07
先进节点上一次完整E C O可能要重新生成全套掩膜，
22:11
几千万美元起步。
22:14
所以E D A工具的核心价值之一就是让E C O越少越好—这就是为什么shift left（t（左移）这个理念现在被反复强调—把签核质量的检查放到设计早期去做，
22:27
不要等到tape-out前才发现问题。
22:30
术语过完了。
22:31
接下来把上面的术语对应到实际工具，画一张清晰的份额图。
22:37
R T L静态检查—主流工具是Synopsys的V C SpyGlass，
22:41
类似编译器的warning，提前捕捉编码错误和潜在的竞态条件。
22:47
仿真—Synopsys V C S百分之四十五到五十，
22:51
Cadence Xcelium百分之四十到四十五，
22:54
Siemens Questa余下大部分。
22:57
形式验证—Cadence JasperGold和 Synopsys V C Formal l 大致五五开，
23:02
但JasperGold在安全验证场景里更强势。
23:06
硬件仿真—Cadence Palladium百分之五十五到六十，
23:10
Synopsys ZeBu百分之三十五到四十。
23:13
F P G A原型—Synopsys的HAPS和Cadence的Protium是两大方案。
23:19
逻辑综合—Synopsys Design Compiler r 百分之七十到七十五，
23:24
Cadence的Genus是挑战者。
23:27
先进节点上Synopsys占绝对优势。
23:31
等效性检查—Synopsys Formality和 Cadence Conformal L E C。
23:35
每一次综合、布局、E C O之后都要跑—确保工具自己没把电路改坏。
23:41
物理设计—Synopsys I C Compiler r 二代和 Fusion Compiler vs Cadence Innovus，
23:48
这是E D A里竞争最激烈的一个子领域。
23:52
二〇一五到二〇二〇年间Cadence Innovus从Synopsys手里抢了十到十五个百分点。
23:58
静态时序分析—Synopsys PrimeTime占百分之八十五以上，
24:03
先进节点占百分之九十以上。
24:05
Cadence Tempus是挑战者但份额小。
24:09
物理验证—Siemens Calibre占百分之八十五以上。
24:12
Synopsys I C Validator r 和Cadence Pegasus是辅助。
24:17
功耗签核——Synopsys RedHawk-SC（一般和 PrimeTime 合称 P T - R H）和 Cadence Voltus。
24:24
模拟和混合信号设计—Cadence Virtuoso占百分之八十以上市场份额。
24:29
这个工具的特别之处在于—模拟设计的方法学是在Virtuoso内部演化出来的。
24:36
四十年来，匹配、噪声、线性度的"部落知识"全部沉淀进了这个产品。
24:42
没有人能光靠写更好的算法把它从Cadence手里拿走，
24:45
因为这需要重做几十年客户反馈的积累。
24:48
Cadence在二〇二四年的客户数据：四百五十家以上模拟客户，
24:53
前二十大半导体公司里有十八家迁移到了新版的Virtuoso Studio。
24:59
T C A D—工艺级仿真—Synopsys的Sentaurus几乎是独占的。
25:04
它的核心是Sentaurus Process（s（模拟离子注入、
25:07
氧化、刻蚀这些物理工艺步骤）加上Sentaurus Device（e（模拟所得器件的电气行为）。
25:15
台积电在做下一代节点时就靠它先在软件里把新晶体管造出来。
25:21
把这张份额图看完，你会发现一个反直觉的事实—E D A不是一个winner-take-all的市场。
25:27
三巨头里每一家都有自己的金牛产品：Synopsys的Design Compiler和PrimeTime，
25:32
Cadence的Virtuoso和Palladium，
25:34
Siemens的Calibre。
25:37
这些金牛在各自的领域占百分之八十以上的份额，
25:40
而且结构上互相不能颠覆。
25:42
Synopsys干不掉Cadence的模拟，
25:45
Cadence也干不掉Synopsys的综合，
25:47
Siemens物理验证更没人能动。
25:50
这是一个稳定的三国鼎立局面。
25:53
讲完工具栈，把视角拉远。
25:55
为什么这是一百八十亿美元的隐形帝国？
25:59
市场规模。
26:00
二〇二五年E D A加I P总市场一百八十亿美元，
26:03
预计二〇三〇年到二百八十到三百一十亿美元。
26:07
复合年增长率百分之十三。
26:10
而同期半导体研发支出的复合年增长率只有百分之七—E D A跑赢半导体研发整整六个百分点。
26:18
这六个百分点的差，是二〇一八年之后开始拉开的。
26:21
原因有四个。
26:23
第一，节点跃迁。
26:24
每一代新工艺都加规则、加角点、加工具要求。
26:29
三纳米节点的工具比二十八纳米贵三到五倍—客户没得选，
26:34
要做先进节点就得付。
26:36
第二，验证强度。
26:38
前面讲过的，验证已经占设计时间的百分之六十五，
26:42
而且年化百分之十五以上在涨。
26:45
每一个新协议—P C I e Gen6、
26:47
HBM4、U C I e芯粒互联—都给验证添新工作量。
26:53
第三，A I加速器扩散。
26:56
Google T P U、U、Amazon Trainium、
26:58
Microsoft Maia、a、
27:00
Meta MTIA—五年前几乎不存在的这些项目，
27:04
今天每个都要一整套先进节点的E D A栈。
27:08
SemiAnalysis估算这一块是一百五十亿到两百亿美元的全新需求，
27:13
与传统半导体研发预算完全增量。
27:17
第四，锁定带来的定价权。
27:19
百分之九十五以上的客户留存率叠加百分之三到七的合同年涨价条款，
27:24
意味着E D A厂商每年从存量客户身上自动多收一截，
27:28
不需要新增任何席位。
27:30
二〇二〇年签的一千万美元E L A，
27:33
二〇二五年续约自动涨到一千二百万到一千四百万—同样的人头，
27:37
同样的工具，多百分之二十到四十的钱。
27:41
讲到这里，要解释一下定价模型。
27:43
E D A的定价结构性地不透明—三家厂商都不公开价格表，
27:48
每一份合同都单独谈。
27:50
但抽象出来有四种模式。
27:53
第一种，按席位—per-seat。
27:55
一个许可证等于一个工程师同时用一个工具。
27:59
线性增长，受限于人头。
28:02
今天只用在小客户和零散工具上。
28:05
第二种，按token。
28:07
客户买一个"计算容量池"，任何工程师用任何工具都从这个池里扣。
28:12
这是今天的增长模型，因为有四个好处—客户为了应对高峰会多买，
28:17
但平均利用率只有百分之六十到七十，百分之三十到四十的余量直接变成厂商上行；
28:24
扩量没有审批流程；
28:25
A I工具—Synopsys的DSO.ai、
28:27
DSO.ai、DSO.ai、DSO.ai、
28:28
DSO.ai、DSO.ai、Cadence的Cerebrus—跑几百次自动迭代时把token烧得飞快；
28:34
云端E D A按算力小时计费，tape-out冲刺时的爆发负载是按席位永远抓不到的。
28:41
Synopsys在二〇二四年投资者日明确说，
28:44
A I增强的工具续约带来约百分之二十的收入抬升，
28:48
几乎全部来自token消耗增长。
28:52
第三种，E L A—Enterprise License Agreement，
28:55
企业级协议。
28:56
前五十到一百大客户的实际购买单位。
29:00
一份多年的捆绑合同，覆盖整个产品组合。
29:04
四个特征强化了垄断：捆绑—附送二级工具，
29:07
让客户失去评估对手的动机；
29:10
不透明—财务只看到一笔年付，没人知道某个具体工具到底"值"多少钱；
29:16
切换成本放大—离开E L A意味着把一捆绑解开重新谈二十多个独立合同；
29:22
信息不对称—厂商比客户更清楚客户实际用了哪些工具。
29:28
第四种，硬件。
29:29
Palladium和ZeBu是按资本设备卖的，
29:32
单系统一千万到两千万美元，五到七年折旧。
29:36
装上一套Palladium，每年还要再付两百到三百万美元的软件和维护—硬件本身已经把客户绑了七到十年。
29:45
现在可以正式讲七层锁定—这是SemiAnalysis的核心论点之一。
29:50
第一层，数据库格式锁定。
29:52
Synopsys用Milkyway / ICC2，
29:55
Cadence用OpenAccess / Innovus，
29:57
两套格式完全不互通。
30:00
换厂商意味着把几个T B的设计数据重新编码—一颗七纳米旗舰S o C这么搞要十八到二十四个月、
30:07
三千万美元工程费，外加tape-out进度延迟风险。
30:12
没有项目经理会愿意冒这个险。
30:15
第二层，方法学锁定。
30:17
十几年沉淀下来的"时钟缓冲器放在哪、
30:20
多电压域怎么处理、对这个标准单元库的综合策略是什么"—这些部落知识住在Tcl脚本、
30:27
约束文件、工程师脑袋里。
30:30
换工具意味着从头重建方法学，几年学习曲线。
30:34
第三层，晶圆厂强制。
30:36
台积电在七纳米、五纳米、三纳米上明确规定tape-out必须用Synopsys的PrimeTime做时序签核，
30:45
必须用Siemens的Calibre做物理验证。
30:49
即使你用其他工具做实现，最终还得用Synopsys和Siemens跑最后一遍—没有逃生通道。
30:56
第四层，I P锁定。
30:57
第三方I P—ARM C P U核心、
31:00
Synopsys DesignWare e 接口块—出厂时已经在特定E D A工具上预先验证过。
31:07
一份五百万美元的ARM Cortex核心带的是Synopsys综合优化过的时序模型。
31:14
换综合工具意味着所有I P块都要重新表征、
31:17
付I P厂商重新验证的钱，加六个月以上时间。
31:22
第五层，硬件折旧。
31:23
前面讲了Palladium。
31:25
一旦买进，深度锁住五到十年。
31:28
第六层，支持关系。
31:30
星期一tape-out前的星期天凌晨三点综合崩了—客户打电话给那个跟了项目两年的专属支持工程师。
31:39
这种关系几年才建得起来。
31:42
第七层，每一年都在加深。
31:44
这是最反直觉的。
31:46
大部分垄断会随时间衰减—客户会被竞争对手挖走、
31:51
技术会被开源化、新进入者会捅开缺口。
31:55
E D A的护城河相反—每用一年Synopsys，
31:58
离开的代价比上一年又高了一截。
32:01
SemiAnalysis用R-squared相关性证明了这件事—NVIDIA的R-squared，
32:07
也就是研发支出与E D A行业总收入的相关性，
32:11
从二〇一九年的零点九一升到二〇二四年的零点九四；
32:16
AMD从零点九一到零点九三。
32:19
最重度的客户在变得更重度，不是更轻。
32:23
这就是为什么Synopsys财报上一百一十多亿美元的backlog—也就是已确认但未确认收入的合同—等于一点六年的收入；
32:32
Cadence的七十八亿美元backlog等于一点五年的收入。
32:36
他们future-revenue的可见度，
32:38
远远超过绝大多数SaaS公司。
32:41
讲完三家共有的护城河，接下来一家一家看。
32:45
先说Synopsys—平台最大主义者。
32:48
二〇二五年七月，Synopsys完成了E D A历史上最大的一笔并购—三百五十亿美元收购Ansys。
32:56
Ansys是工业仿真领域的霸主，提供热学、
32:59
结构、电磁兼容、流体动力学等系统级仿真。
33:03
为什么买？
33:04
因为今天的旗舰芯片不再止于封装边界。
33:07
一颗七百瓦的数据中心G P U要把热量散出去—需要C F D仿真冷却方案；
33:13
一颗汽车S o C装在颠簸的发动机舱里—需要电磁兼容仿真。
33:19
传统E D A的边界正在和系统级仿真融合。
33:22
Synopsys加Ansys拼出一个从器件物理（T C A D）到芯片设计（E DA）到封装热分析（Ansys）到系统电磁的全栈方案—没有任何竞争对手能在同等规模上提供同等广度。
33:37
但合并案的代价是真实的。
33:39
Ansys的I P业务在二〇二五年罕见地出现季度环比下降—主要是Intel把外部foundry节点的目标从1818A推迟到了1818A-P，
33:49
Synopsys给1818A备的I P没赶上窗口。
33:53
再加上对中国出口的限制，Synopsys二〇二五年中国营收同比下滑百分之二十二。
34:01
剥离Ansys增量后，Synopsys核心E D A加I P业务的有机增长只有百分之七到八—相比Cadence的百分之十四有机增长，
34:11
是落后的。
34:13
Aart de Geus在二〇二四年一月把C E O位置交给Sassine Ghazi。
34:18
Ghazi的风格更财务工程—上任第一年就剥离了软件完整性集团（二十一亿美元）、
34:24
并购Ansys（三百五十亿美元），两笔大手术。
34:29
接下来看Cadence—这是一个复活神话。
34:32
二〇〇八年的Cadence是个一年收入跌百分之三十六、
34:36
每股亏六点五七美元的灾难现场。
34:39
当时的C E O Mike Fister推一笔对Mentor Graphics的恶意收购导致市场崩溃，
34:45
二〇〇八年三季度到二〇一一年一季度的财报电话会议在公开记录里全部消失—一段被有意从公司历史里抹去的时期。
34:55
二〇〇九年一月，Lip-Bu Tan—一位华裔风险投资人、
34:58
前 Walden International l 创始人—在最低谷接手C E O。
35:03
十五年时间，Cadence的运营利润率从负百分之十一走到正百分之四十二点五—五十三个百分点的复活。
35:12
Tan立了一条简单的规则—"百分之五十的增量营收必须落到运营利润上"，
35:19
连续七年达成。
35:21
二〇二一年十二月，Lip-Bu Tan把C E O交给Anirudh Devgan，
35:25
自己留在董事会。
35:26
二〇二四年他短暂考虑过回归，董事会确认Devgan留任，
35:31
于是Lip-Bu Tan离开去了Intel—成为今天Intel的C E O。
35:36
Devgan把Cadence重新定位为"计算软件公司"，
35:39
规划了三个时间窗口。
35:41
第一个窗口，当下到三年—数据中心A I。
35:45
核心E D A、I P、仿真硬件服务A I加速器设计。
35:50
已经是最大营收源。
35:52
第二个窗口，三到七年—汽车与"物理A I"。
35:56
系列收购—BETA CAE十二点四亿（结构分析）、
36:01
MSC Software三十二点五亿（机械仿真）、
36:05
NUMECA（C F D）、Pointwise（网格—堆出一个完整的多物理场栈。
36:12
第三个窗口，五到十年以上—生命科学。
36:15
二〇二二年收购OpenEye Scientific（c（五亿美元）做计算分子建模，
36:21
全球前二十大药企有十九家在用。
36:24
Devgan的赌注是—优化晶体管摆放的算法，
36:28
可以同样优化分子对接。
36:31
如果赌赢，Cadence整个跳出E D A这个类别。
36:35
二〇二五年财报里Cadence的两个亮眼数字—有机营收增长百分之十四（比对Synopsys的百分之七到八）、
36:42
运营利润率百分之四十四点六—E D A行业最高。
36:47
Cadence还有Virtuoso这张永远的王牌—前面讲过，
36:51
模拟设计的方法学就是在Virtuoso内部演化的。
36:55
前二十大半导体公司里有十八家迁移到了Virtuoso Studio。
37:00
最后看Siemens E D A—铁王座加工业巨头加持。
37:04
由原Mentor Graphics演变而来。
37:06
Mentor在一九八〇年代后期是E D A老大，
37:09
一九八九年收入三点八亿美元、净利四千四百八十万。
37:15
结果一九九〇年代初管理层启动了一个把整套软件从零重写的项目，
37:20
叫Release 8.0，项目失控、
37:23
延期数年、Cadence趁机超车、Mentor一九九一年首次亏损、
37:29
一九九二年终于上线时已经又慢又有bug、
37:33
份额永远没回来。
37:35
这是E D A行业的标志性教训—它解释了三件事：Mentor为什么从老大跌到老三再也没起来；
37:44
三巨头为什么宁可花大钱并购也不从零重写；
37:49
以及为什么没有一家创业公司能用clean-sheet方式复刻一个E D A平台。
37:55
代码复杂度本身就足以让任何重写尝试失败。
37:59
Wally Rhines在一九九三到二〇一七年通过收购重建Mentor。
38:04
Carl Icahn和 Elliott Management t 两次施压之后，
38:07
二〇一七年西门子以四十五亿美元把Mentor收了，
38:11
二〇二一年改名Siemens E D A。
38:15
它的不可替代王牌是Calibre物理验证—百分之八十五以上市场份额，
38:20
台积电、三星、Intel Foundry都以Calibre-clean作为tape-out必要条件。
38:27
它的天然优势是工业康采恩交叉补贴—西门子整个数字工业部门可以和Teamcenter PLM、
38:33
Opcenter MES一起捆绑卖；
38:35
西门子既给汽车O E M供货，也通过Siemens E D A给那些O E M的芯片设计部门供货—完整的产业链覆盖。
38:44
但它的劣势也是真实的：在西门子整个公司里E D A只占不到百分之五的营收，
38:51
没有独立股票做收购，财报里被埋在数字工业软件里看不清，
38:56
投资优先级要和自动化、医疗、能源抢资源。
39:02
二〇二四到二〇二五年三家同时去抢"仿真到系统"这个相邻赛道—Synopsys收Ansys三百五十亿，
39:12
Cadence收BETA CAE加MSC Software共约四十五亿，
39:19
Siemens E D A收Altair约一百亿。
39:22
这是E D A这十年最大的一次同步竞赛—三家都瞄准了同一个一百五十亿美元以上的扩展T A M。
39:30
胜负要看未来三到五年的整合执行。
39:34
聊完三家，下面这一段是SemiAnalysis在新文章里讲得最直白的—为什么中国五年内追不上。
39:41
中国为推动半导体自主可控，孵化出了三家上市E D A公司—华大九天（英文名Empyrean）、
39:48
概伦电子（Primarius）、广立微（Semitronix）。
39:53
把数字摆出来比较。
39:54
三家中国E D A合计二〇二四营收三点零八亿美元，
39:58
Synopsys单家是六十二亿美元—差二十倍。
40:02
全球市场份额三家中国合计百分之一点八，
40:05
Synopsys是百分之四十。
40:08
R和D投入三家中国一点二二亿美元，Synopsys是十九点二亿美元—十六倍的差距。
40:15
华大九天R和D占营收百分之七十一—疯狂烧钱—绝对值还是只有Synopsys的不到十分之一。
40:24
运营利润率华大九天是负百分之二十二，
40:26
Synopsys是正百分之三十七点三。
40:29
人均营收华大九天十七点二万美元，Synopsys四十一点三万美元。
40:35
十六倍的研发预算差距，还在烧钱。
40:39
为什么追不上？
40:39
SemiAnalysis的论点很尖锐—软件复杂度没有物理天花板，
40:44
硬件有。
40:45
中国可以用多重曝光在D U V光刻机上做七纳米芯片—中芯国际S M I C已经证明了这一点。
40:53
低效、低良率，但能做。
40:56
因为硬件的难度曲线最终会平缓—光刻精度、
41:00
晶体管尺寸、互联电阻都是物理上的有限挑战。
41:04
但软件的复杂度没有这种天花板。
41:06
每一代新节点都加D R C规则、加寄生提取要求、
41:11
加验证corner case—领先方正在加速远离追赶方。
41:16
当中国E D A追上七纳米能力时，行业已经在二纳米；
41:20
追上二纳米时，行业在一点四纳米。
41:23
节点领先的差距随每一代而复利累积。
41:27
SemiAnalysis的预测：二〇三〇年中国三家合计营收十二亿美元，
41:32
仍不盈利；
41:34
二〇三五年合计四十五亿美元，接近今天Cadence的规模；
41:39
二〇四〇年理论上可能具备全球竞争力，
41:43
前提是技术差距关闭。
41:45
更可能的现实场景—中国E D A在二十八纳米及以上成熟节点的本土市场里稳住，
41:51
规模在五到十亿美元，先进节点（七纳米以下）的真实份额"基本为零"。
41:57
历史比较—Intel和三星都试过自己做E D A，
42:01
都放弃了。
42:02
Intel在一九九〇到二〇〇〇年代有内部P和R工具，
42:06
到十纳米之后逐渐放弃；
42:08
三星给内部部门做过综合P和R，但外部foundry客户要求标准Synopsys、
42:14
Cadence流程；
42:16
台积电从未尝试自研E D A，反而通过 Open Innovation Platform m 和三巨头深度合作。
42:23
如果Intel和三星这种R和D预算两百亿美元级别的公司都做不出全栈，
42:29
靠政策驱动的国产替代要面对的山就更高。
42:33
再讲一段戏剧性的事—二〇二五年五月到七月那六周的对峙。
42:38
时间线：二〇一九年五月，华为被加入实体清单，
42:42
第一次E D A出口被武器化。
42:45
Synopsys立刻把华为营收归零。
42:48
二〇二二年八月，B I S出台GAAFET环绕栅极晶体管E D A工具出口管制（编号E C C N 3E3E3E905905905905），
42:57
针对三纳米以上节点。
42:59
二〇二四年九月，B I S临时最终规则扩大GAAFET限制。
43:04
二〇二四年十二月，概伦被加入实体清单。
43:08
二〇二五年五月，B I S突然要求所有对华E D A出口都要许可证（编号E C C N 3D3D3D991991991991991和3E991991991991991—从针对先进节点扩展到全产品线。
43:21
二〇二五年七月，撤销限制—因为中国限制了稀土永磁出口。
43:27
整个剧情持续六周。
43:28
SemiAnalysis的解读是—这次试探证明了一件事：E D A重要到可以被武器化，
43:35
但与稀土反制的成本太纠缠，不可持续地维持全面禁运。
43:40
Synopsys和Cadence在中国的营收分别约十亿和五点五亿美元，
43:44
被卡到为零会损失十五点五亿美元；
43:47
但完全切断E D A也会反过来切断中国对全球的稀土供应。
43:51
两边都付不起。
43:53
未来五年，最可能的均衡是—对先进节点E D A维持出口管制，
43:58
对成熟节点放开—形成一个分叉市场：先进节点仍由西方三巨头主导，
44:04
成熟节点逐步本土化。
44:06
接下来是二〇二五到二〇二六年投资者问得最多的一个问题—A I会不会颠覆E D A？
44:13
两位C E O在二〇二六年二月的财报电话会上都直接回答了。
44:17
Sassine Ghazi—Synopsys C E O—的原话："我们的深度技术解决方案驱动着世界上最复杂的工程努力。
44:25
Synopsys几十年的领域专长、自有代码库、
44:28
求解器、以及和晶圆厂的设计-工艺协同优化，
44:32
给出的是确定性的、硅片验证过的最优结果—概率性的A I模型不能复制这些。
44:39
A I不是在颠覆我们的生意，是在放大我们的战略优势。
44:42
" 他还说了一句更狠的："E D A智能体不能产生幻觉。
44:47
它必须百分之百正确，才能进入下一个流程阶段。
44:51
"Anirudh Devgan—Cadence C E O—的话："有不同类型的软件。
44:58
我们的是工程软件，做的是非常复杂的、
45:01
基于物理的数学运算。
45:04
任何A I工具—不管是我们做的还是客户做的—最终都要调用我们的软件来真正完成工作。
45:13
我们没看到任何客户讨论减少使用。
45:15
相反，所有这些A I工具都在增加对我们工具的使用。
45:20
"SemiAnalysis把这件事拆成三个结构性原因。
45:24
第一，E D A要求确定性、硅片验证的正确性。
45:28
概率性的A I模型不能保证一颗芯片在所有P V T角点都能工作。
45:33
一次"A I觉得差不多对吧"的错误，
45:36
等于五千万到一亿美元的respin。
45:40
第二，训练数据护城河深达几十年。
45:42
Synopsys和Cadence在几千次tape-out上积累的设计数据包括失败实验—这些失败案例教A I该避免什么。
45:52
任何新进入者都没有这种数据。
45:55
第三，A I工具反而增加E D A消耗，
45:57
不是减少。
45:58
Agentic工作流跑几百次自动化设计迭代，
46:02
每一次都从同一批E D A厂商那里烧token和算力。
46:07
SemiAnalysis的数据—Synopsys的DSO.aiDSO.aiDSO.aiDSO.aiDSO.ai用户从二〇二一年四家增长到二〇二四年三十五家，
46:14
tape-out数从五十增长到七百以上，
46:18
每个客户带来约百分之二十的合同价值抬升。
46:22
Synopsys给出的路线图：二〇一八年—设计空间优化（DSO.aiDSO.aiDSO.aiDSO.aiDSO.ai第一代）；
46:28
二〇二三到二〇二四—生成式助手；
46:31
二〇二六到二〇二七—自主智能体，他们叫AgentEngineers。
46:37
定价模式同步迁移—从按席位，到按消耗（capacity-based—意味着收入和设计复杂度挂钩，
46:44
不和工程师人数挂钩。
46:46
人头不增长，设计复杂度增长，E D A营收照样增长。
46:51
E D A公司不是被A I颠覆的候选者，
46:54
E D A公司是A I时代的卖铲人。
46:57
讲了这么多，最后压缩成三句话—三个值得记住的takeaway。
47:02
第一句："流程本身就是锁定"—The flow itself is the lock-in。
47:06
E D A不是单个工具的竞争—它是一个端到端的流水线。
47:12
综合工具换了，下游的布局布线、签核、
47:15
物理验证都要重跑。
47:18
客户买的不是某个工具的优秀，是整个流水线已经在自己的设计里稳定运行了十年的安心。
47:24
第二句："软件复杂度没有物理天花板"—Software complexity has no physical ceiling。
47:30
这就是为什么中国可以用D U V多重曝光做出七纳米硅片，
47:35
但做不出来支持七纳米的E D A工具。
47:39
硬件的难度曲线最终会平缓—制造能力终究受限于物理。
47:43
软件不会—每一代节点都加规则、加角点、
47:47
加算法要求，领先方在加速，不是在被追上。
47:52
第三句："E D A的护城河每年都在加宽，
47:55
不是被填平"—E D A moats widen with each node transition。
47:59
绝大多数科技市场—开源、云、A I模型—护城河都在被时间填平。
48:05
E D A是反例。
48:07
NVIDIA用Synopsys越久，
48:09
R-squared越高—离开的代价比一年前更大。
48:13
这就是为什么Synopsys和Cadence的市盈率长期在六十倍以上，
48:17
被市场作为"半导体里最像收费公路的资产"在估值。
48:22
如果有一个简单的比喻—E D A像是芯片产业的S A P。
48:26
无聊、复杂、没人愿意搬，但每家公司都得用，
48:30
每年价格自动涨。
48:33
最后总结一段。
48:34
E D A是半导体产业里最防御性的商业模式。
48:38
比A S M L更防御—A S M L还要面对高N A E U V的采纳风险；
48:44
比台积电更防御—台积电还要面对地缘政治集中风险。
48:49
E D A的护城河随着每一代节点加宽，
48:52
今年的累积切换成本永远比去年高。
48:55
下次你看到一篇分析NVIDIA、AMD、
48:58
Apple Silicon、n、T P U、
49:00
Trainium的报道，记住—他们所有人都依赖三家你可能没听过的公司，
49:05
来把硅片"画"出来。
49:06
这就是隐形帝国的样子。
49:09
SemiAnalysis的第三部曲—讲A I怎么重塑芯片设计栈、
49:13
NVIDIA、Synopsys、Cadence各自的agentic流程是什么—还没发布。
49:19
等出来我们再做一期follow-up。
49:22
今天的E D A特辑就到这里。
49:23
我们下一期回到日常的四类播报。