Latest / The Long View / 2026-05-25 · 特辑｜Huawei LogicFolding：没有 EUV 也要造最先进的芯片

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2026-05-25 · 特辑｜Huawei LogicFolding：没有 EUV 也要造最先进的芯片 · The Long View

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欢迎收听The Long View。
0:01
今天这一期是一期特辑—我们花一个小时，
0:04
慢慢讲清楚一件事，二〇二六年五月二十五号，
0:08
也就是今天上午，Huawei海思总裁何庭波在上海一个学术会议上的演讲。
0:15
她宣布了一套名字叫Tau Scaling Law的新理论，
0:18
一种叫做LogicFolding的芯片架构，
0:21
以及一套配套的系统级协议UnifiedBus。
0:25
她最具冲击力的承诺只有一句话—不依赖A S M L的E U V光刻机，
0:30
到二〇三一年也能造出晶体管密度等于1.41.41.4纳米节点的高端芯片。
0:36
当天下午，A股科创板五十指数一度涨了将近百分之六，
0:40
中芯国际、华虹半导体双双涨停。
0:44
听完这一句你可能会问，这到底是真突破还是营销话术？
0:48
E U V是什么？
0:49
为什么E U V是中美芯片战的命门？
0:52
LogicFolding是什么？
0:54
Tau Scaling Law又是什么？
0:56
这一期我们慢慢拆。
0:58
听完一个小时，你就能比百分之九十九的财经新闻读者，
1:02
对这件事听得更深一层。
1:05
我们先从这条新闻本身讲起。
1:07
二〇二六年五月二十五号，星期一的上午十点，
1:10
上海国际会议中心。
1:12
一场叫做I S C A S的学术会议在这里开幕—全称是I E E E国际电路与系统研讨会，
1:20
英文叫 International Symposium on Circuits and Systems。
1:25
这是电路与系统领域全球最重要的学术会议之一，
1:28
往年通常在欧美轮流举办，今年由中国电子学会承办，
1:32
把会场搬到了上海。
1:34
开幕主旨演讲的讲台上，站的是何庭波—Huawei公司董事、
1:38
海思总裁，海思英文叫HiSilicon，
1:41
是Huawei整个芯片业务的运营主体。
1:44
她是Huawei芯片业务的最高负责人，
1:46
演讲题目叫《新半导体路径的探索与实践》。
1:51
何庭波非常少在媒体面前公开露面。
1:53
上一次大众听到她的名字，是二〇一九年五月美国把Huawei列入实体清单的第二天。
2:00
她以"备胎转正"为题，写给海思员工的一封内部信刷屏全网。
2:06
从那以后六年，她把自己藏在Huawei芯片业务的最深处。
2:09
这次她出来讲话，不是讲一颗芯片、一款产品，
2:13
而是讲一整套取代摩尔定律的新理论。
2:16
她当天宣布了三件事，一件比一件大。
2:19
第一件，是一套名字叫Tau Scaling Law的新缩放法则。
2:25
Tau这个字母在数学和物理里通常代表时间常数，
2:29
所以中文可以叫"时间缩放定律"。
2:32
Huawei内部把它戏称为"Her's Law"—取她姓"何"的英文谐音。
2:37
第二件，是这套法则在芯片层面的具体实现，
2:41
叫LogicFolding架构。
2:43
第三件，是配套的系统级互联方案，叫UnifiedBus。
2:48
最具冲击力的承诺出现在演讲之后她接受记者提问时。
2:52
她说，今年秋天的Kirin手机芯片，
2:54
会是第一颗全面采用LogicFolding架构的产品；
2:57
到二〇三一年，Huawei的高端芯片，
3:00
晶体管密度将与1.41.41.4纳米节点相当。
3:04
1.41.41.4纳米是什么概念？
3:05
台积电也就是T S M C，他们对1.41.41.4纳米的量产规划是二〇二八年。
3:11
Huawei说自己晚三年追上。
3:14
听起来不太可能，但消息一出，下午A股市场涨疯了。
3:19
这就是今天的新闻。
3:20
但你光听新闻没法判断这件事到底意味着什么。
3:24
芯片行业的所有关键词—晶体管、纳米、
3:27
E U V、D U V、多重曝光、3D堆叠、
3:31
Tau缩放、UnifiedBus—每一个背后都是几十年的工程积累。
3:36
所以这期节目我设计成一条从浅到深的路径，
3:40
十站走完。
3:41
第一站，我们说清楚"几纳米"到底是什么。
3:44
这个数字今天已经成了营销标签，远不再是字面意义上的物理尺寸。
3:49
第二站，讲摩尔定律为什么开始变慢—我们今天遇到的所有问题都从这里来。
3:56
第三站，走一遍芯片是怎么从沙子变成成品的，
3:59
前端工艺、后端工艺、封装，每个环节在Huawei的故事里都扮演角色。
4:05
第四站，关键词速查，把十五个最常用的术语一次性建立起来。
4:11
第五站，进入技术深水区—E U V为什么是命门，
4:14
D U V多重曝光为什么能绕开它，3D堆叠为什么是未来。
4:19
第六站，回头细拆Huawei周一到底说了什么—Tau Scaling Law的真正含义，
4:24
LogicFolding的三层架构，
4:26
Kirin202620262026202620262026的具体数字。
4:28
第七站，市场和产业怎么反应，A S M L、
4:32
台积电、Nvidia各自该担心什么。
4:35
第八站，地缘政治维度—这件事如果是真的，
4:39
美国对华芯片出口管制的逻辑该不该改。
4:42
第九站，未来三到五年最值得盯的五件事。
4:47
第十站，三个值得记住的判断—一年后你忘掉所有技术细节，
4:52
希望还能记住的三句话。
4:54
请你跟我慢慢走。
4:56
第一站。
4:57
先把"几纳米"这件事讲清楚。
4:59
听新闻的人最容易被骗的就是这个词—"5纳米芯片"、
5:03
"3纳米芯片"、"1.41.41.4纳米芯片"。
5:06
一个1.41.41.4纳米的东西意味着什么？
5:09
一根头发的直径，大约是七万五千纳米。
5:12
新冠病毒的直径，大约一百纳米。
5:15
一个硅原子的直径，大约零点二纳米。
5:18
如果1.41.41.4纳米真的是某个物理结构的尺寸，
5:20
那它就只有大约七个硅原子那么宽—已经接近原子尺度的下限。
5:26
但这个数字今天根本不是物理尺寸。
5:28
它是一个营销标签。
5:29
这是听懂这期节目最重要的第一件事。
5:33
我们倒回来讲。
5:33
二十世纪七十到九十年代，"几微米"或"几百纳米"这种说法是有物理意义的—它指的是晶体管栅极的实际长度，
5:41
英文叫gate length。
5:43
一九七一年Intel出的第一颗微处理器4004400440044004，
5:46
用的是十微米工艺，意思就是晶体管栅极长度大约就是十微米，
5:51
也就是一万纳米。
5:53
一九八九年Intel486486486486486用一微米工艺。
5:56
二〇〇〇年的Pentium4用一百八十纳米。
6:00
这些数字直接对应栅极尺寸，描述的是一个真实可量的物理长度。
6:06
但到了二十二纳米以下，这个对应关系崩了。
6:09
原因是工程师们引入了一个新的晶体管结构，
6:12
叫FinFET—中文叫鳍式场效应晶体管。
6:17
它把晶体管从平面的二维结构，变成了立体的三维鳍片结构，
6:21
栅极绕着鳍片包裹一圈。
6:23
这种结构的"长度"该怎么算？
6:25
是鳍片的高度？
6:27
还是栅极绕一圈的总长度？
6:29
还是鳍片之间的间距？
6:31
没有任何一个单一的物理尺寸，可以再代表整代工艺。
6:35
于是从大约十四纳米开始，"几纳米"这个词就脱离了物理含义，
6:40
变成了一个节点名—英文叫node name，
6:43
是各家代工厂自己起的代号。
6:46
这就像汽车工业里"M3"不是车的物理参数，
6:49
"Series 7""也不是真有七排座椅。
6:53
它只代表这一代工艺整体的等效性能水平—大约对应"如果还在传统平面晶体管路线上，
6:59
应该达到这种密度、这种功耗、这种速度"。
7:03
举个最直接的例子。
7:04
台积电的N5工艺，也就是俗称的"5纳米"，
7:08
里面晶体管栅极的实际物理长度，大约还是二十多纳米。
7:13
Intel的7纳米工艺—后来Intel自己改名叫Intel4—栅极实际长度也是二十多纳米。
7:19
Samsung的5纳米又是另一回事。
7:22
三家代工厂的"5纳米"互相之间不能直接换算。
7:27
所以今天衡量一代工艺真正好坏的指标，
7:29
不是名字里那个数字，而是每平方毫米的晶体管数量。
7:33
这个指标的英文缩写叫M T r每平方毫米—M T r就是 million transistors，
7:39
每平方毫米能塞多少百万颗晶体管。
7:43
这才是物理上可比的。
7:45
我们把几个标杆点放在一起，你就有了一把尺。
7:48
二〇一七年的Nvidia V100100，
7:50
用十二纳米工艺，每平方毫米大约二十五个百万晶体管。
7:56
二〇二二年的Nvidia H100100，
7:58
用台积电4纳米工艺，每平方毫米一百一十个百万晶体管。
8:03
台积电N3工艺，也就是3纳米—Apple的A1717Pro、
8:08
M3用的就是这个—每平方毫米二百三十个百万晶体管。
8:14
台积电N2，也就是2纳米，今年开始试产，
8:16
每平方毫米二百八十个百万晶体管。
8:19
台积电的A1414—也就是1.41.41.4纳米，
8:22
他们预计二〇二八年量产—每平方毫米三百六十个百万晶体管。
8:28
记住这几个数字。
8:29
Huawei周一公布的数字是这样：今年秋天发布的Kirin202620262026202620262026芯片，
8:34
密度达到二百三十八个百万晶体管每平方毫米—和台积电N3同一个水平。
8:41
这是非常硬的数字，如果属实，说明Huawei已经在工艺等效层面追到了3纳米这一档。
8:48
然后她说到二〇三一年要做到1.41.41.4纳米等效，
8:51
意思就是三百六十个百万晶体管每平方毫米那个水平。
8:57
请记住这一点。
8:58
以后你听到任何"几纳米"，先在脑子里换算成"每平方毫米多少颗晶体管"再判断。
9:05
"1.41.41.4纳米"四个字给普通人的震撼很大，
9:07
但它的物理意义只是"每平方毫米塞进去三亿六千万颗晶体管"。
9:13
为什么塞越多越好？
9:14
因为芯片的性能、功耗、面积这三个指标—业内叫P P A，
9:19
performance per power per area—三者全靠晶体管密度。
9:24
同等面积下晶体管越多，要么算力越强，
9:27
要么功耗越低，要么芯片可以做得更小卖得更便宜。
9:32
这就是过去五十年整个半导体产业拼命往下做尺寸的根本动力。
9:37
第二站。
9:38
摩尔定律为什么开始变慢—一段五十年的疲态史。
9:43
要听懂Huawei为什么这时候要提出一套"取代摩尔定律"的新理论，
9:47
必须先理解：摩尔定律已经不行了。
9:50
这不是Huawei一家说的，是全行业的共识。
9:54
摩尔定律是Intel联合创始人Gordon Moore在一九六五年，
9:58
发表在《电子学杂志》上的一篇短文里提出的观察。
10:02
原文很朴素—一颗经济最优的芯片上，能集成的晶体管数量，
10:06
每年大约翻一倍。
10:08
一九七五年他修订为每两年翻一倍。
10:12
Moore当时只敢预测这条规律会持续十年。
10:15
实际上，它持续了大约五十年。
10:19
但今天看这条曲线，必须分清楚两件不同的事。
10:23
第一件叫摩尔定律本身—每块芯片的晶体管数量翻倍。
10:28
这条规律勉强还在延续。
10:31
二〇二二年的H100100有八百亿颗晶体管，
10:33
二〇二四年的B200200有两千零八十亿颗，
10:37
Cerebras的晶圆级芯片有四万亿颗。
10:41
数字上还在涨。
10:43
第二件叫Dennard缩放—这条早死了。
10:47
一九七四年I B M的Robert Dennard发现，
10:51
晶体管尺寸缩小的同时，电压可以同步降低，
10:55
因此每单位面积的功耗保持不变。
10:59
这是过去四十年C P U主频能从五兆赫飙到五千兆赫还没烧掉的根本原因—尺寸越小，
11:06
电压越低，热密度被电压的下降抵消了。
11:10
Dennard缩放在二〇〇五年前后死亡。
11:12
原因是物理。
11:14
电压不能再低于大约零点七伏特，否则晶体管的开关就不可靠了。
11:19
硅的禁带宽度是一点一二电子伏特，亚阈值漏电流在零点七伏以下会指数级飙升。
11:27
结果就是芯片主频从那以后卡在四到五千兆赫上不去了。
11:31
二〇〇四年Intel原计划做到七千兆赫的Tejas芯片，
11:35
就此取消。
11:37
Dennard死了之后，整个行业的应对策略是这样四个阶段。
11:41
二〇〇五到二〇一五年，是多核时代。
11:43
一颗八千兆赫的核做不到，那就做八颗三千兆赫的核。
11:48
但这受Amdahl定律限制—软件里只要有任何串行部分，
11:52
并行加速的上限就是固定的。
11:56
多核对独立任务比如网页服务器、批处理有效，
11:59
对紧耦合任务无效。
12:02
二〇一〇年代，是S I M D时代。
12:04
S I M D是单指令多数据，把数据通路加宽，
12:08
一条指令同时处理八个三十二位加法。
12:12
指令取指和解码的开销可以摊薄。
12:15
二〇一五年至今，是专用加速器时代。
12:18
既然通用C P U没法再快，那就为不同工作负载造不同的芯片。
12:22
Google T P U把百分之三十的晶圆面积全给了一个巨大的矩阵乘法器。
12:28
Groq的T S P几乎全是计算和片上S R A M、
12:31
没有缓存。
12:32
Cerebras把整个晶圆当一颗芯片用。
12:35
A I加速器产业不是计算机产业的边支，
12:38
它是Dennard缩放终结的直接继承人。
12:42
摩尔定律本身也开始撞墙。
12:44
台积电N5的每颗晶体管成本，和二十八纳米节点基本一样了—摩尔定律的经济基础，
12:50
也就是"每代节点单晶体管成本下降"，
12:53
从大约十四纳米节点开始崩。
12:56
每代新工艺的研发投入数百亿美元、设计一颗顶级芯片掏五亿美元起、
13:01
全球只剩三家代工厂能做先进制程—台积电、
13:06
Samsung、Intel—到二〇三〇年可能就只剩台积电一家。
13:11
所以今天行业的共识是：几何缩放已经到极限。
13:14
要在这之上继续提升芯片性能，要么靠封装—比如chiplet、
13:19
CoWoS、3D堆叠；
13:21
要么靠架构—比如专用化、特殊指令集；
13:25
要么靠系统—比如多颗芯片用网络连成超级集群。
13:29
台积电、Intel、I B M的工程师们都在公开演讲里讲这件事讲了七八年了。
13:36
SemiAnalysis在二〇二三年底的一份报告里明确写—从二维几何缩放转向三维堆叠，
13:43
是芯片演化的自然拐点，时间大约在二〇三〇年的1纳米节点。
13:49
Huawei周一其实就是把全行业都在说的话，
13:52
包装成一个名字喊出来—叫Tau Scaling Law。
13:56
它的真正聪明之处不在于发明了新物理，
13:59
而在于把这件事从被动妥协翻译成主动战略。
14:04
你们美国公司一直把这条路看成"摩尔定律走到尽头之后不得已的下一步"；
14:09
我们Huawei把它定位成"我们这一代人的新摩尔定律"。
14:13
这是品牌战略上的高超动作。
14:16
何庭波在演讲里这么说—不是饱和，不是延续，
14:19
而是一次大跨越。
14:21
她的话术非常清楚：故事不是"我们追上你们"，
14:24
而是"我们换条路赛跑"。
14:27
第三站。
14:28
芯片是怎么造出来的—一个十二周的工业奇迹。
14:32
要理解LogicFolding这种工艺创新到底碰了哪些环节，
14:35
得先大致走一遍芯片是怎么造出来的。
14:39
从硅砂到一颗能装进iPhone的芯片，
14:41
整个流程大约十二到十六周，要经过约一千道工序，
14:45
建一座先进制程的晶圆厂要花至少两百亿美元。
14:50
整个流程可以分五大阶段。
14:52
第一阶段：从沙子到晶圆。
14:54
石英砂—化学式是二氧化硅—在电弧炉里被还原成纯度大约百分之九十八的金属硅。
15:03
再用一种叫西门子工艺的化学气相沉积法，
15:07
把它提纯到百分之九十九点九九九九九九九九九的电子级多晶硅—这是九个九，
15:14
俗称"九N硅"。
15:16
然后用Czochralski法把多晶硅熔化，
15:18
把一颗种子晶体浸进熔液慢慢拉出来，长成一根直径三百毫米的圆柱形单晶硅锭，
15:25
英文叫boule。
15:27
boule用金刚石线切割成厚约七百七十五微米的晶圆，
15:30
再抛光到原子级平整。
15:33
一片裸晶圆大约一百美元。
15:35
这个环节由Shin-Etsu、SUMCO、
15:38
GlobalWafers等专业晶圆供应商负责。
15:42
第二阶段：前端工序。
15:43
英文叫F E O L，全称Front-End-Of-Line。
15:47
这是在晶圆上造晶体管的过程。
15:50
流程大致是这样—先在硅表面氧化出一层薄薄的二氧化硅当栅极绝缘层；
15:56
用光刻定义阱区、注入掺杂；
15:58
做出栅极堆叠—九十纳米以下用多晶硅、
16:02
四十五纳米以下用high-k金属栅极；
16:05
离子注入源漏区；
16:07
快速热退火激活掺杂；
16:09
最后开接触孔、淀积硅化物形成低电阻接触。
16:14
每一步之后都要做一道叫C M P的工艺，
16:16
全称是化学机械抛光，用纳米级磨料和化学浆把表面磨平到原子级。
16:22
前端工序大约持续六到八周。
16:26
完成后晶圆上有几十亿到几百亿颗晶体管，
16:29
但它们之间还没有任何"线"。
16:32
第三阶段：后端工序。
16:34
英文叫B E O L，全称Back-End-Of-Line。
16:37
这是给晶体管"接线"的环节。
16:39
这是Huawei这次S A Q P专利的核心战场。
16:43
现代芯片有十到二十层金属互联，叠在晶体管之上。
16:48
每一层，先淀积一层介电材料，用光刻和等离子刻蚀挖出沟槽和过孔—英文叫vias，
16:56
然后用一种叫双大马士革电镀工艺的方法，
17:00
把铜填进去。
17:02
先镀一层钽和氮化钽的阻挡层防止铜扩散进硅，
17:05
再电镀铜把沟槽填满，再用C M P把多余的铜磨掉。
17:10
一层一层往上叠。
17:12
最底层叫M1、M2、M3，线宽最细—5纳米节点的最底层金属线宽，
17:19
叫metal pitch，h，大约三十纳米。
17:22
越往上越粗，最上面几层M10以上走的是电源和时钟信号，
17:27
跨越整颗芯片。
17:29
一颗现代C P U里所有铜线接起来，
17:32
总长度有几十公里。
17:34
第四阶段：晶圆测试。
17:35
一张探针卡，带着几千根针尖，去触碰晶圆上每一颗die，
17:40
跑一个简短的功能测试。
17:42
坏die用墨点标记，或者记录在一份数字晶圆图里。
17:46
"良率"，英文叫yield，就是好die占总die数的比例。
17:51
一颗5纳米节点的逻辑die的良率大约百分之七十到九十，
17:55
取决于die的大小。
17:58
die越大良率越低—这是反对单一巨型芯片的根本经济论据。
18:04
第五阶段：封装与最终测试。
18:07
把晶圆切成单颗die，绑定到基板上—基板叫B G A，
18:11
全称是球栅阵列—灌封成型，做最终测试。
18:16
这一步以前简单，现在变成A I芯片的瓶颈环节。
18:20
先进封装分两类。
18:23
第一类是2.52.52.5D封装。
18:24
代表产品是台积电的CoWoS—全称是 Chip on Wafer on Substrate。
18:30
它把多颗die—逻辑芯片加多颗H B M—放在一片硅中介层上。
18:37
中介层是一片带T S V的无源硅晶圆，
18:40
提供超高密度的芯片间走线。
18:43
所有带H B M的Nvidia G P U都必须经过CoWoS。
18:46
CoWoS产能至今仍是A I算力的关键瓶颈之一—台积电每年扩产一倍，
18:52
仍供不应求。
18:54
第二类是3D封装。
18:55
H B M本身就是八到十二层D R A M die用T S V垂直堆起来。
19:00
台积电SoIC、Intel Foveros、
19:03
A M D 3 D V-Cache，
19:05
把逻辑die堆在逻辑die上—比如把缓存堆在C P U核心上面。
19:11
LogicFolding干的就是这件事，
19:13
但是堆在更前端、更细粒度—这一点我们第六站详细讲。
19:18
整个流程必须在I S O Class1洁净室里完成—每立方米空气中零点一微米尺度的颗粒数不超过十个。
19:26
工人穿"兔子服"全身覆盖，怕一根头发、
19:29
一片皮屑落到晶圆上毁掉一颗die。
19:33
一座先进晶圆厂大约两百米长、一百米宽，
19:36
里面塞着五十多台A S M L光刻机—每台两亿美元—几百台Applied Materials和Lam Research的薄膜淀积和刻蚀机、
19:46
几十台K L A的检测设备。
19:48
任何一台核心设备出问题，整条产线停摆。
19:52
这就是Huawei想要在中国境内复制的整个产业链。
19:56
第四站。
19:57
十五个必须记住的关键词。
19:59
下面我快速过一遍十五个最关键的术语。
20:02
这一站你不一定要全部记住，但请放心，
20:06
后面再听到时这里有一份参照。
20:09
第一个，D U V，深紫外线光刻。
20:11
波长一百九十三纳米的紫外光，来自一种叫氟化氩准分子激光器的设备。
20:17
从二〇〇〇年代主导业界二十年，至今仍是7纳米以下绝大多数光刻层用的工具。
20:24
中国可以买到A S M L的D U V机器—虽然最新型号也被部分限制。
20:29
每台大约一千多万到三千万美元。
20:32
第二个，E U V，极紫外线光刻。
20:35
波长十三点五纳米的"光"—其实已经不是普通意义的光，
20:39
整套设备必须在真空中工作。
20:42
一台两亿美元，全球只有荷兰A S M L一家能造。
20:46
二〇二五年全球总量大约三百台。
20:49
中国买不到。
20:50
这是中美芯片战的命门。
20:52
第三个，S A Q P，自对准四重曝光—英文叫 Self-Aligned Quadruple Patterning。
20:58
一种在D U V上"作弊"的工艺技巧。
21:01
本质是用D U V跑四遍把图形精度叠加翻四倍，
21:05
理论上可以做到D U V单次曝光做不到的密度。
21:09
Huawei这次提交的一份编号C N119301758A119301758A119301758A119301758A119301758A119301758A119301758A119301758A119301758A119301758A的专利，
21:13
走的就是S A Q P路线。
21:16
代价是良率、缺陷率、成本全部劣化。
21:20
第四个，FinFET、G A A F E T、
21:23
C F E T—三代晶体管结构。
21:26
FinFET是二〇一一年Intel引入的鳍式晶体管，
21:30
是过去十五年所有先进芯片的主力。
21:33
G A A F E T—全环栅晶体管—是2纳米节点的主力，
21:38
台积电N2、Samsung 3 G A E、
21:43
Intel1818A都用。
21:45
C F E T—叠层互补晶体管—是二〇三〇年之后的目标，
21:50
把n型和p型晶体管上下叠起来。
21:54
第五个，H B M，高带宽内存—英文是 High Bandwidth Memory。
21:59
把八到十二颗D R A M die用T S V垂直堆起来，
22:03
紧挨着G P U主芯片放在一片中介层上。
22:07
这是让现代A I训练成为可能的内存技术。
22:11
它的供应短缺是过去四年A I产业最重要的供应瓶颈。
22:14
SK Hynix占大约百分之五十的市场份额，
22:18
Samsung和Micron分剩下的。
22:21
第六个，T S V，硅通孔—英文叫 Through Silicon Via。
22:25
在硅片上用深反应离子刻蚀打出几千个直径约五微米、
22:30
深约五十微米的小孔，填上铜，让信号能从晶圆正面一路通到背面。
22:36
H B M的"垂直堆叠"靠的就是T S V。
22:41
第七个，CoWoS，台积电的2.52.52.5D先进封装平台。
22:44
把G P U die和多颗H B M一起放在一片硅中介层上、
22:49
再封装到基板上。
22:50
所有带H B M的Nvidia G P U都必须经过CoWoS。
22:55
这是另一个关键瓶颈。
22:57
第八个，chiplet，小芯片。
23:00
把一颗大芯片拆成多颗小芯片再用封装拼回去。
23:04
A M D MI300300、Nvidia B200200、
23:07
GB200200、Apple M Ultra都用这条路线。
23:11
它绕开了光刻掩膜尺寸上限—英文叫reticle limit，
23:15
一次E U V曝光最多覆盖大约八百五十八平方毫米的面积，
23:19
H100100已经是八百一十四平方毫米，
23:22
接近极限。
23:24
第九个，中介层—英文叫interposer。
23:27
一片无源硅晶圆，专门做高密度走线，把多颗die连接起来。
23:33
CoWoS的核心组件就是中介层。
23:36
第十个，掩膜版，英文叫mask或reticle。
23:39
一块刻有芯片图形的石英版—D U V用透射式，
23:43
E U V用反射式。
23:44
光刻就是用光透过或反射这块版把图形投影到晶圆上的光刻胶上。
23:50
一套先进节点的掩膜版要两千万到四千万美元，
23:54
所以只有出货量极大或单价极高的芯片才适合上最先进节点。
23:59
第十一个，光刻胶—英文叫photoresist。
24:03
涂在晶圆表面的光敏化学物，被光照到的部分会发生化学反应，
24:08
变得可溶或不可溶。
24:10
全球高端光刻胶百分之九十由JSR、Shin-Etsu、
24:15
Tokyo Ohka等日本公司供应—这又是一个潜在的地缘瓶颈。
24:20
第十二个，良率，英文叫yield。
24:22
一片晶圆上"能用的die"占总die数的比例。
24:26
良率受"缺陷密度乘以die面积"控制，
24:29
是芯片经济学最重要的一个变量。
24:33
SMIC7纳米的良率有多少是机密，业内估计在中等偏低区间。
24:38
第十三个，F E O L和B E O L。
24:41
前端工序—造晶体管—和后端工序—接金属线。
24:45
Huawei这次的S A Q P专利是后端工序的优化—不动晶体管本身，
24:49
只动金属互联。
24:51
第十四个，单片三维集成，英文缩写叫M3D，
24:55
全称Monolithic 3D。
24:57
3D。
24:57
3D。
24:57
3D。
24:58
把多层晶体管直接在同一片硅上"长出来"—不是把成品die堆起来，
25:02
而是在同一片晶圆上做完一层晶体管之后，
25:05
在它上面再做出第二层晶体管。
25:08
LogicFolding大约就是M3D思路的工业化版本。
25:12
第十五个，UnifiedBus—Huawei这次同时公布的系统级互联协议。
25:18
一套统一的内存编址协议，把多颗芯片当一块连续内存来访问。
25:23
和 Nvidia 的 N V L i n k、
25:26
A M D 的 Infinity Fabric 在同一个层级竞争。
25:30
好，关键词建立完了。
25:32
这里有几个会在后面反复出现—E U V、
25:35
D U V、S A Q P、H B M、
25:38
CoWoS、M3D。
25:39
下面我们正式进入技术深水区。
25:42
第五站。
25:43
E U V是什么、为什么Huawei拿不到、
25:46
又是怎么打算绕开的。
25:48
要理解为什么E U V是中美芯片战的命门，
25:50
先讲一个简单的物理。
25:53
光刻机的工作原理是用光把图形投影到光刻胶上。
25:56
能投影出来的最小图形尺寸，大约等于"光的波长除以透镜的数值孔径"。
26:02
这个公式叫Rayleigh衍射极限。
26:05
要想在芯片上画出更小的特征，要么用波长更短的光，
26:09
要么用数值孔径更大的透镜。
26:12
二〇〇〇年以后业界主力一直是氟化氩准分子激光器，
26:16
波长一百九十三纳米。
26:18
靠加水浸没—英文叫 immersion lithography—有效缩短波长。
26:24
靠多重曝光—英文叫multi-patterning—做拼接。
26:28
硬是把它推到了7纳米节点。
26:31
但代价是每一层要曝光两到四遍，掩膜数量翻倍，
26:35
缺陷率上升，吞吐率下降。
26:38
到7纳米以下，氟化氩已经撑不住了。
26:41
下一代是极紫外线E U V，波长十三点五纳米—比一百九十三纳米短了整整一个数量级。
26:47
但这十几纳米的"光"在物理上已经不是普通意义的光了。
26:52
它带来的工程困难大到不可思议。
26:54
第一，没有任何材料对十三点五纳米透光。
26:58
空气会在几厘米内把它吸光，玻璃、水、
27:01
所有镜片材料都不行。
27:04
所以E U V不能用透镜，只能用反射镜—而且不是普通的反射镜，
27:09
是用钼和硅交替镀膜数十层、靠Bragg衍射构建相干反射的多层膜镜，
27:15
反射率最多百分之七十。
27:18
整个光路必须在真空里工作。
27:20
第二，世界上没有E U V激光器。
27:23
E U V光源是激光等离子体光源—一台三十千瓦的二氧化碳激光器，
27:29
以每秒五万次的频率轰击直径三十微米的熔融锡液滴，
27:34
先用预脉冲把它打扁，再用主脉冲把它汽化成等离子体，
27:39
等离子体辐射出十三点五纳米的光。
27:42
整套光源的电光转化效率大约百分之五。
27:46
第三，掩膜版也必须是反射式的—你没法让任何东西在十三点五纳米下透光。
27:51
最终的产物—一台E U V光刻机有一辆校车那么大，
27:55
重一百八十吨，整机由数万个零件组成，
27:59
运输要租一架波音747747747747747。
28:01
售价两亿美元起，最新的High-NA版本要四亿美元。
28:06
更关键的是—只有A S M L一家造。
28:09
荷兰小城Veldhoven那一家公司，
28:11
垄断了全球E U V光刻机的供应。
28:15
它的光源子系统由A S M L收购的圣地亚哥Cymer公司—原美国公司—做。
28:21
反射镜由德国Carl Zeiss SMT做。
28:25
掩膜基板由日本HOYA和AGC做。
28:28
整条E U V供应链横跨荷兰、美国、
28:31
德国、日本—所有西方阵营国家—并且每一环都是寡头甚至独家。
28:38
美国把这条链对中国关上了。
28:39
二〇一九年五月Huawei被列入实体清单。
28:43
二〇二二年十月Biden政府发布对华半导体出口管制—把E U V和十四纳米以下逻辑芯片的相关设备、
28:51
技术、人员往中国的流动全面禁止。
28:55
荷兰跟进，禁止A S M L向中国出售E U V。
28:58
今天全球三百台E U V机器，全部在台湾、
29:02
韩国、美国、日本、爱尔兰、以色列—一台都不在中国。
29:07
这就是Huawei必须绕开的那座山。
29:09
那Huawei怎么绕？
29:10
两条路。
29:12
第一条路：D U V多重曝光。
29:13
前面提过，D U V中国还能买到。
29:16
业界已经有成熟的多重曝光技术。
29:18
最常见的是双重曝光，英文叫L E L E—litho-etch-litho-etch—曝光、
29:24
刻蚀、再曝光、再刻蚀。
29:27
要想再往下一个量级，就到四重曝光，也就是S A Q P。
29:32
S A Q P大致流程是这样—先用D U V曝光出"主图形"；
29:37
在主图形的两侧沉积一层薄薄的"间隔层"，
29:40
英文叫spacer；
29:42
把主图形蚀掉，留下间隔层；
29:44
再以间隔层为基准，沉积第二轮间隔层；
29:48
最终四倍密度的图形就出现了。
29:51
S A Q P在概念上不难理解，难在工程。
29:54
每一步的几纳米对位误差都会传播放大、
29:56
间隔层厚度的均匀性要求极高、刻蚀选择比、
30:01
化学清洗、整个流程的稳定性都要做到极致。
30:05
全球只有台积电—在7纳米节点—和Samsung—在D R A M上—真正把S A Q P量产了，
30:13
每一家都用了多年时间打磨良率。
30:16
Huawei的专利C N119301758A119301758A119301758A119301758A119301758A119301758A119301758A119301758A119301758A119301758A—标题叫《用于制造集成器件的金属集成方法》—讲的就是用S A Q P加D U V在后端金属互联层，
30:27
做到二十一纳米金属间距。
30:30
这个数字非常关键—二十一纳米金属间距，
30:33
正是台积电N2、也就是2纳米节点的目标值。
30:37
也就是说，如果Huawei加SMIC能把这套S A Q P工艺跑通，
30:42
那么从最关键的金属互联层看，他们的"等效节点"已经能摸到2纳米。
30:47
SemiAnalysis在二〇二三年十二月有一份报告，
30:51
专门讨论E U V的下一代—High-NA E U V。
30:55
结论非常反直觉—在1.41.41.4纳米节点之前的所有节点上，
30:59
用现有low-NA E U V加双重曝光，
31:02
比新一代High-NA E U V单次曝光更便宜，
31:06
而且能做出更细的特征。
31:09
换句话说，多重曝光路线不是"穷人版"，
31:12
它在工程上是真正可行的、甚至在某些维度上更优的路线。
31:16
Huawei走的就是这条路—只不过他们没有E U V，
31:19
只有D U V，所以多重曝光的层数要更多、
31:23
工艺更激进。
31:25
第二条路：3D堆叠—LogicFolding的真正秘密。
31:29
S A Q P只能解决"二维上塞更密一点"，
31:33
但水平方向的物理极限就在那里。
31:36
Huawei真正的赌注其实在第二条路—垂直方向。
31:40
把电路从二维平面"折叠"成三维堆叠。
31:43
这件事工业上有几种做法。
31:45
最浅的是chiplet—把芯片切成小块再拼回来—AMD MI300300用的就是这条路，
31:51
已经在量产。
31:53
再深一层是3D封装—把成品的die一片片叠起来—台积电SoIC、
31:59
Intel Foveros在这一层，
32:01
已经在量产。
32:03
再深一层，也是LogicFolding真正想做的事情，
32:05
叫M3D，单片三维集成—在同一片晶圆上，
32:10
在第一层晶体管之上，再直接长出第二层晶体管。
32:14
M3D的难度是温度。
32:15
第一层晶体管做完之后，硅片上已经有了精密的电路。
32:19
要在它上面长第二层硅、做第二层晶体管，
32:22
必须把工艺温度控制在大约四百摄氏度以下—否则下面的电路会被烧坏。
32:28
但常规前端工艺动辄上千度。
32:30
所以M3D需要一整套低温前端工艺，这是一个学术界研究了二十多年、
32:36
产业界刚刚摸到门槛的领域。
32:39
法国CEA-Leti和比利时imec—欧洲两大半导体研究机构—几年前都演示过M3D原型，
32:46
但都没量产。
32:48
Huawei周一说LogicFolding已经"成熟应用"到Kirin202620262026202620262026—如果属实，
32:53
那Huawei在M3D这条路上已经走在imec和CEA-Leti之前，
32:57
意味着他们悄悄解决了一系列困扰整个学术界十几年的问题。
33:03
这是这次宣告里最让人怀疑、但同时也最有冲击力的一点。
33:07
真正的核心创新点其实是—把S A Q P加M3D加UnifiedBus三件事拧在一起作为一个完整路线。
33:16
单看每一件，业界都不陌生。
33:19
拧在一起、押注、命名为"Tau Scaling Law"、
33:22
"、并把它包装成一套替代摩尔定律的新框架—这才是Huawei这次真正的动作。
33:28
第六站。
33:29
回头细拆Huawei周一的三层武器。
33:32
回到何庭波周一的演讲。
33:33
她讲了三件事，每一件都对应一个层级。
33:36
第一层武器是Tau Scaling Law。
33:39
它的核心命题是—未来芯片性能的提升，
33:42
不再靠"缩小特征尺寸"，也就是空间缩放；
33:45
而要靠"缩短信号传播时间"，也就是时间缩放。
33:50
τττ 是数学和物理里常用的"时间常数"符号。
33:54
为什么这件事重要？
33:55
回到第二站Dennard缩放死亡的那个点。
33:58
摩尔定律死的不是"晶体管做不小"，死的是"做小了也不再更快、
34:03
更省电"。
34:04
为什么？
34:05
因为现代芯片里，主导功耗和延迟的，已经不是晶体管本身，
34:09
是金属线。
34:11
一颗H100100芯片里所有铜互联线加起来有几十公里长，
34:15
信号沿着这些铜线跑一趟、充放电一次电容，
34:19
消耗的能量和时间，远超晶体管开关本身。
34:23
Huawei的论证是—既然主导矛盾已经转移到"线"上、
34:26
转移到"信号要跑多远"上，那么衡量进步的指标也该从"空间"换成"时间"。
34:32
Tau Scaling Law就是说—每一代芯片，
34:35
信号在系统中传播一次所需的时间，应该减半。
34:39
具体怎么减？
34:41
第一，缩短物理路径—把两块互相通信的电路放得更近。
34:45
垂直堆叠是最极端形式：原来要走十毫米的水平距离，
34:50
现在只要走零点一微米的垂直距离。
34:53
能耗和延迟都掉一个数量级。
34:56
第二，优化通信协议—用更宽更慢的总线代替更窄更快的，
35:01
把功耗和延迟同时压下来。
35:04
第三，系统级协同—多颗芯片之间用统一寻址、
35:08
共享内存，减少数据搬运。
35:11
Huawei给出的数据—过去六年基于这套理论，
35:14
他们已经设计并量产了三百八十一颗芯片。
35:18
这个数字非常具体，不是P P T上的口号，
35:21
是已经在产线上跑过的实物。
35:23
这三百八十一颗里包括Ascend A I加速器系列、
35:27
Kirin手机芯片系列、Kunpeng服务器C P U系列、
35:31
Atlas数据中心产品。
35:33
第二层武器是LogicFolding，
35:35
Tau Scaling Law在芯片层面的具体实现。
35:39
"Fold—折叠"这个比喻很形象—把原来摊开在平面上的二维电路图，
35:44
沿着某条线"折"起来，变成上下两层。
35:48
具体怎么"折"，Huawei没公开太多细节，
35:51
但根据他们ISCAS演讲的描述和已知的M3D学术成果，
35:56
大致可以拼出一个轮廓。
35:58
下层Layer1跑常规前端工艺，用S A Q P加D U V做出第一层晶体管和金属线，
36:04
密度对标N3。
36:05
然后是中间介电层加一层极薄的硅外延层，
36:09
在四百度以下用低温化学气相沉积工艺，
36:12
在第一层之上"长出"第二层薄薄的硅。
36:16
上层Layer2做出第二层晶体管，用低温前端工艺，
36:19
效率比常规略低、但能用。
36:22
最后是垂直层间互联，用纳米尺度的T S V，
36:26
直接把两层之间需要通信的电路连起来—距离从原来的几毫米水平铜线，
36:31
缩到零点五微米的垂直短引线。
36:34
Huawei公布的具体数字非常实在。
36:37
Kirin202620262026202620262026晶体管密度二百三十八个百万每平方毫米—和台积电N3同一档，
36:43
台积电N3大约二百三十个百万每平方毫米。
36:48
比纯二维设计提升百分之五十三点五的晶体管密度—这个增量约等于"额外多出半层晶体管"。
36:55
核心性能—也就是每时钟周期指令数，英文叫I P C—提升百分之四十一。
37:02
这是巨大的数字。
37:05
一般一代节点切换带来的I P C提升大约百分之十到十五。
37:08
最大主频提升百分之十二点七，是同代二维设计典型频率提升的两倍。
37:14
原因是垂直堆叠让最关键路径上的电容大幅下降。
37:18
同等性能下功耗下降百分之四十一—同样巨大。
37:23
这些数字如果属实，意味着LogicFolding不是"差强人意的替代方案"，
37:27
而是当代S O C设计的一个真正的代际跃迁。
37:31
第三层武器是UnifiedBus，s，
37:33
把时间缩放推广到系统级。
37:36
UnifiedBus是Huawei自己定义的一套多颗芯片之间的统一内存编址协议。
37:42
这件事的意思是—原来多颗G P U之间通信，
37:45
要么靠P C I e—慢—要么靠Nvidia的N V L i n k—快但是私有协议。
37:53
UnifiedBus是Huawei版的同类技术，
37:55
让多颗Ascend之间可以像访问本地内存一样访问别人的内存。
38:00
为什么这件事重要？
38:01
因为SemiAnalysis二〇二五年四月那份关于 Huawei CloudMatrix x 384384384384384的报告里就指出了—Huawei在系统级已经做得比Nvidia更激进。
38:13
CloudMatrix384384384384384是一个把384384384384384颗 Ascend 910C 910C 910C 910C 910C 910C 910C 910C 910C 910C 全互联的"超级节点"—比Nvidia旗舰GB200200NVL727272大五倍多。
38:24
CloudMatrix牺牲了功耗效率—同等算力耗电是Nvidia的二点五倍—但总聚合算力BF1616达到三百P F L O Ps，
38:33
几乎是GB200200NVL727272的两倍。
38:37
UnifiedBus是这套系统级思路在协议层的标准化。
38:40
结合LogicFolding在芯片层和Tau Scaling Law在理论层，
38:44
Huawei把"芯片、封装、系统"三个层级的优化绑成了一个统一框架—这就是何庭波说的"多层级协同优化"。
38:53
一个值得记住的对比—摩尔定律说的是"芯片"层面的事，
38:57
Huawei的Tau Scaling Law说的是"芯片加系统"两层叠加的事。
39:01
这是一个更宽的框架。
39:04
摩尔定律的胜负在台积电的晶圆厂里决出，
39:07
Tau Scaling Law的胜负要在数据中心机房决出。
39:10
这是一个完全不同的赛道定义。
39:13
第七站。
39:14
市场和产业的即时反应。
39:16
宣告之后的二十四小时，市场反应剧烈、
39:19
清晰、有信息量。
39:21
A股一边—上交所科创五十指数下午一度涨近百分之六，
39:25
单日近百分之六是科创板罕见的强反应。
39:29
中芯国际—A股代号688981688981688981688981688981688981，
39:32
港股代号0981098109810981—涨停百分之二十。
39:36
A股科创板的涨跌停板就是百分之二十。
39:41
SMIC当天市值站上一万二千五百亿人民币，
39:44
创历史新高。
39:46
华虹半导体—A股代号688347688347688347688347688347688347，
39:50
港股代号1347134713471347134713471347—涨停百分之二十，
39:54
市值突破两千三百亿人民币，年初至今涨幅近一倍。
40:00
整个A股半导体板块、先进封装板块、存储芯片板块普遍大涨。
40:06
港股一边—Huawei自己没上市，但SMIC、
40:10
Hua Hong的港股部分同步飙升。
40:12
全球反应稍延迟，但方向清楚。
40:15
A S M L—A股代号ASML—当晚A D R跌约百分之三。
40:21
市场担心—如果D U V多重曝光真能撑到1.41.41.4纳米等效，
40:26
A S M L High-NA E U V V 路线的远景需求会被显著削弱。
40:32
这其实早就是SemiAnalysis二〇二三年底警告过的风险—只是这一次有人正式把这条路线挑出来对外宣告了。
40:40
台积电A D R微跌百分之一—影响相对小，
40:43
因为台积电仍然是西方所有先进制程的唯一选择。
40:48
Nvidia微涨百分之零点五—市场判断"Huawei还要五年才能做出1.41.41.4纳米等效芯片，
40:54
五年内Nvidia在中国市场的近期份额不受影响"。
40:58
下面几个值得拆解的市场判断。
41:01
第一—A股涨的是"信心"，不是"业绩"。
41:03
Kirin202620262026202620262026今秋发布，
41:05
对SMIC的实际订单影响其实从今年三季度才开始体现。
41:10
而且SMIC给Huawei代工Ascend的产能本来就快满了。
41:15
这次涨停反映的是市场对"中国半导体自主路线得到Huawei高调背书"的整体重估，
41:21
而不是某个具体季度的业绩超预期。
41:25
第二—A S M L的下跌可能被高估了。
41:28
即使Huawei路线真的成功，全球先进制程的需求总量还在涨—Apple、
41:33
Nvidia、A M D、Qualcomm的下一代芯片都还要排队等E U V时间。
41:39
Huawei走D U V路线，从A S M L看其实意味着多卖D U V机器—虽然单价低。
41:45
真正的风险不是当下，是二〇三〇年之后如果High-NA E U V的需求被压制，
41:50
A S M L高利润率的故事打折扣。
41:54
第三—Nvidia这次的"微涨"反映了SemiAnalysis二〇二五年九月那份报告的核心判断：Huawei真正的瓶颈不是逻辑工艺，
42:02
是H B M。
42:04
CXMT—中国H B M主供，全称叫长鑫存储—二〇二六年最多产能约两百万颗H B M堆叠，
42:11
只够二十五到三十万颗 Ascend 910C 910C 910C 910C 910C 910C 910C 910C 910C 910C 使用。
42:16
即使LogicFolding一切顺利、
42:18
SMIC给Huawei拉出五百万颗逻辑die的能力，
42:21
没有H B M也都是空die。
42:23
这件事Huawei周一没碰，市场看得清楚。
42:27
第四—Huawei的"系统级"路线已经被验证过一次。
42:30
SemiAnalysis二〇二五年四月的CloudMatrix384384384384384报告里直接评价："系统比微架构更重要这件事，
42:38
Huawei反而比Nvidia想得更彻底"。
42:41
Tau Scaling Law加UnifiedBus就是把这一思路从A I数据中心延伸到所有芯片产品线—从手机、
42:48
到P C、到A I加速器、到服务器C P U。
42:52
这是一个统一的工业战略，不是一招鲜。
42:55
第五—科创板的兴奋背后藏着一个更大的政策信号。
43:00
中央"大基金三期"—中国国家集成电路产业投资基金第三期—二〇二四年五月成立，
43:06
规模三千四百四十亿人民币，明确把"先进制程突破"和"H B M国产化"列为两大优先方向。
43:15
Tau Scaling Law的提出，
43:16
是中国半导体自主路线在叙事层面的成型—之前讲"突破封锁"是被动的，
43:22
现在讲"换条路赛跑"是主动的。
43:25
这件事对吸引资本、人才、政策资源都有放大效应。
43:31
第八站。
43:32
地缘政治维度—这件事改不改美国的算法。
43:36
要谈这次宣告的地缘政治冲击，得回到一个老问题—美国对华芯片出口管制到底是为了什么？
43:43
二〇一九年到现在，管制经历了三个阶段。
43:46
第一阶段—二〇一九年—是把Huawei这一家公司放进实体清单。
43:52
第二阶段—二〇二二年十月—是Biden政府的全面对华半导体出口管制，
43:57
禁止把十四纳米以下逻辑芯片相关设备、
44:01
技术、美国人才输往中国。
44:03
第三阶段—二〇二三到二〇二五年—是逐年加码，
44:08
加上对H B M的限制、对E U V相关零部件的限制、
44:12
对设计软件E D A的限制、对面向中国的Nvidia特供版—比如A100100、
44:18
H800800、H2020—的多轮收紧。
44:22
支持管制的核心论点是—A I能力本质上是被算力瓶颈住的。
44:27
如果美国能保持算力领先，就能在关键的几年内保持A I模型能力领先。
44:33
Anthropic的Dario Amodei反复用一个比喻—算力之于A I，
44:37
相当于浓缩铀之于核武。
44:40
一颗A I模型一旦达到能在网络空间自主发现零日漏洞的能力—Anthropic二〇二六年初内部的"Mythos Preview" " 模型据说已经能找几千个零日，
44:53
其中有一个是OpenBSD二十七年没人发现的bug—关键的是"谁先到"。
44:59
美国防御方先到，可以提前修补全球软件；
45:02
中国攻击方先到，能在被防御方反应之前部署。
45:06
反对管制的代表人物是 Nvidia C E O Jensen Huang。
45:10
他在二〇二六年初接受Dwarkesh Patel采访时讲了几条最强的反驳。
45:16
第一，中国其实已经有它需要的算力—Huawei一年出货数百万颗加速器，
45:21
SMIC7纳米产能已经实在，能源充足。
45:25
第二，算法进步主导硬件进步—Hopper到Blackwell一代算法加协同设计带来十到五十倍的提升，
45:33
远超摩尔定律本身的每年百分之二十五。
45:37
第三，主动让出市场是更大的战略损失—如果DeepSeek、
45:40
Kimi、Qwen这些中国开源模型最终都被针对Huawei硬件优化，
45:45
并通过开源扩散到东南亚、印度、中东、
45:49
非洲，全球南方就在跑非美国栈的A I。
45:53
Jensen反复用一个类比—美国电信产业过去三十年被"政策出去了"—美国今天的电信基础设施完全不由美国厂商主导。
46:01
Nvidia不希望走电信的老路。
46:04
Huawei周一的宣告，是Jensen这一派的子弹。
46:07
它的潜台词是—就算你美国卡得再死，我们这边也会找到自己的路。
46:12
所以你卡我，到头来只是让你自己的公司丢失市场份额，
46:16
而不是真的能让中国A I停下来。
46:20
从美国决策圈的角度看，这次宣告会怎么消化？
46:23
三种声音可能同时响起。
46:25
鹰派会说—这正好证明我们卡得不够死。
46:28
Huawei提出Tau Scaling Law是被逼出来的—如果我们当年不卡，
46:33
中国就只是跟着摩尔定律走、永远落后两到三年。
46:38
现在我们卡了，反而逼出了一条美国阵营自己根本不愿意走的路—而且这条路一旦做通，
46:44
可能反过来重塑全球先进制程的成本结构。
46:47
所以下一步应该再加码—H B M全面禁运、
46:51
Nvidia特供版彻底停售、E D A软件加紧封锁、
46:55
不允许A S M L卖任何D U V给中国。
46:59
鸽派会说—这恰恰证明卡是徒劳的。
47:01
再卡只会让中国更快推出 Tau Scaling Law 2..0、
47:06
3.03.03.0。
47:07
况且Huawei的1.41.41.4纳米等效要到二〇三一年，
47:11
意味着即使他们最乐观的剧本兑现，也比台积电—二〇二八年—晚整整三年。
47:17
这三年是美国阵营继续保持领先的窗口期。
47:21
窗口期内最该做的是保住市场份额—把Nvidia留在中国，
47:26
让中国的应用层继续跑在美国栈上，把Anthropic Claude、
47:30
OpenAI ChatGPT卖到东南亚和印度，
47:34
让世界A I应用层的标准被美国定义，
47:36
而不是被DeepSeek定义。
47:39
中间派会说—真正的选择不是"卡不卡"，
47:42
而是"卡什么"。
47:43
该卡死的是真正难造的环节—E U V的光源、
47:46
Zeiss的反射镜、CoWoS的中介层、
47:49
SK Hynix的H B M。
47:51
该放手的是容易替代的环节—十四纳米以上的成熟制程设备、
47:57
消费级G P U、文本类A I模型。
48:00
用准的钩子卡准的咽喉，而不是大棒乱打。
48:04
值得点出的一个内在矛盾—Jensen的论证里有一处张力。
48:08
他同时主张—A，中国已经有它需要的算力，
48:11
所以管制无效；
48:12
又主张—B，让出市场会让中国A I生态主导全球，
48:16
所以管制有害。
48:18
如果A真的成立，B的严重性就被高估了；
48:21
如果B真的成立，A就没那么真。
48:23
这两件事不能同时全部成立。
48:26
诚实的回答应该是"这是一个真正的两难，
48:28
不是一句lunacy就能打发"。
48:31
Huawei周一的宣告，在地缘政治讨论里只是改变了一个变量的赋值，
48:36
没有重写方程式。
48:37
变量是—中国本土先进制程的能力上限。
48:41
原来美国分析师的估算是"卡在7纳米等效、
48:44
最多到5纳米等效"。
48:47
Huawei的承诺如果兑现，这个上限会移到"3纳米等效（Kirin202620262026202620262026）、
48:52
五年内到1.41.41.4纳米等效"。
48:54
但方程式没变—核心的瓶颈仍然是H B M、
48:58
CoWoS、E U V。
49:00
谁能在这些咽喉环节卡得准、卡得久，谁就在算力供给的长期游戏里赢。
49:06
第九站。
49:07
未来三到五年最值得盯的五件事。
49:10
接下来三到五年，最值得盯的是这五件事。
49:13
第一，Kirin202620262026202620262026真实评测。
49:16
今年秋天Huawei Mate系列旗舰手机会搭载Kirin202620262026202620262026。
49:21
第三方实测一出，二百三十八个百万每平方毫米的密度、
49:25
百分之四十一的I P C提升、百分之十二点七的主频提升，
49:29
到底是真的还是P P T，立刻见真章。
49:32
TechInsights、s、Tom's Hardware、
49:34
AnandTech都会拆机做die shot分析、
49:38
跑SPECint、Geekbench、
49:40
PCMark。
49:41
这是Huawei这套故事的第一个真正可证伪的节点。
49:45
如果数字撑不住，整个Tau Scaling Law故事会瞬间塌掉；
49:48
如果数字对，则证明LogicFolding在S O C上能落地。
49:53
第二，SMIC良率。
49:54
Tau Scaling Law的所有承诺都建立在SMIC能把S A Q P加低温前端工艺这套激进工艺，
50:02
做出可接受良率的前提上。
50:04
SemiAnalysis当前估计SMIC N+1—也就是7纳米等效—良率在百分之三十到四十区间，
50:13
远低于台积电N5的百分之九十。
50:16
如果Huawei强行上LogicFolding工艺、
50:19
良率掉到百分之十以下，单颗Kirin的成本可能要冲到二百美元以上—比Apple的A系列还贵。
50:26
良率是这条故事线上最容易被忽视、但物理上最硬的天花板。
50:31
第三，H B M国产替代速度。
50:34
前面反复讲过—逻辑芯片做出来没用，没有H B M喂不动A I模型。
50:40
CXMT今年是H B M2，目标二〇二六年量产H B M3，
50:45
二〇二七年H B M3e。
50:48
这条路慢一年，Huawei的整套A I路线就推迟一年。
50:51
这是真正的"国家级Race"，比LogicFolding更值得盯。
50:56
第四，A S M L 在 High-NA E U V 上的客户进展。
51:00
如果SemiAnalysis二〇二三年那个判断—"low-NA E U V多重曝光打败High-NA E U V"—继续被市场验证，
51:08
A S M L的远期估值故事会承压。
51:12
Intel已经下单High-NA、台积电只买了一台做研发。
51:16
市场会观察未来两到三年High-NA订单的实际节奏。
51:20
Huawei这次发布，等于在战略层面给"D U V多重曝光路线"做了一次免费背书。
51:26
第五，中国E D A软件。
51:28
芯片设计完一颗die需要E D A软件，
51:30
全球三家垄断—Synopsys、Cadence、
51:33
Siemens EDA。
51:34
美国从二〇二二年开始已经卡了部分E D A对中国的销售。
51:39
如果Tau Scaling Law真要规模化，
51:40
Huawei必须有一套自己能用的E D A。
51:43
华大九天、Empyrean、概伦电子等中国本土E D A公司今年开始集体加速—这是另一条暗线。
51:52
第十站。
51:53
三个值得记住的判断。
51:55
最后，浓缩成三句话—一年后你忘掉所有技术细节，
51:59
希望还记得。
52:01
第一句—Huawei提出Tau Scaling Law，
52:03
本质上是把"做不到摩尔定律的延续"翻译成"我们走另一条路"。
52:08
这是叙事胜利在前，工程胜利在后。
52:11
这件事的最大力量不在于LogicFolding这单一项工艺创新—业界其实已经摸了十几年。
52:17
它的力量在于Huawei第一次把"系统级加时间维度加多层级协同"打包成一套有名字、
52:24
有路线图、有承诺、有时间表的完整框架—并把自己定位成这条新赛道的领跑者。
52:31
叙事先于工程这件事在科技史上反复发生。
52:35
当年Apple提"个人电脑"、Intel提"摩尔定律"、
52:39
Nvidia提"加速计算"，本质都是先把叙事建立起来、
52:43
再用工程一步步去填。
52:46
Huawei这次走的是同一条路。
52:48
第二句—不要被"几纳米"骗，真正的胜负关键在系统级和供应链最弱环节。
52:54
接下来五年看Huawei，不要看他们家芯片"等效几纳米"。
52:58
这个数字越来越营销化。
53:01
要看三件硬指标—SMIC的良率、CXMT的H B M产能、
53:06
Ascend系列在中国大模型公司的真实推理性能。
53:09
这三个数字共同决定中国A I算力的天花板。
53:13
其中最严的瓶颈不在逻辑芯片，是H B M—这件事SemiAnalysis二〇二五年九月那份报告说得最清楚：Huawei一家如果手里有足够多H B M，
53:25
二〇二六年能造出五百万颗 Ascend 910C910C910C910C910C910C910C910C910C；
53:30
没有H B M，只能造三十万颗。
53:33
差距十七倍。
53:35
所有讨论LogicFolding的人，
53:37
都该先回答"H B M从哪里来"。
53:40
第三句—地缘政治维度上，这次宣告是Jensen Huang的子弹，
53:44
不是Dario Amodei的子弹—但这两人的论证都各有内在张力，
53:48
真正成熟的答案是一份精准的"咽喉清单"，
53:51
而不是"全卡"或"全放"。
53:54
Jensen周一晚上一定笑了—Huawei主动跳出来证明"卡也卡不死、
53:58
反而逼出新方法"，正好印证了Nvidia的反管制论点。
54:03
但Dario的核心论点其实并没有被这次宣告反驳—只要H B M、
54:08
CoWoS、E U V的实际产能差距还在，
54:10
美国在算力上的领先就还在窗口期内。
54:14
真正聪明的政策不是在"全卡vs全放"之间二选一，
54:18
而是用准的钩子卡准的咽喉—H B M、
54:22
E U V光源、Zeiss反射镜、台积电CoWoS中介层—这四个环节是当前全球先进A I算力供给真正的咽喉，
54:31
只要这四个还在西方阵营手里，Tau Scaling Law走得再快也只能在中国本土自循环。
54:38
这是这次宣告之后，正确的政策对话框架。
54:42
最后说几句话来收束这一期。
54:45
芯片这门生意，从一九五八年Jack Kilby在Texas Instruments焊出第一颗集成电路开始，
54:51
到今天近七十年。
54:53
它的整个历史，就是几何上不断把东西做小的历史。
54:57
第一颗集成电路有三个晶体管。
55:00
今天Nvidia B200200有两千零八十亿。
55:03
但物理就是物理。
55:04
原子有大小，光有波长，电压有下限。
55:08
我们最终都要面对一个问题—当你不能再把东西做小，
55:12
你怎么继续让它更强？
55:15
Tau Scaling Law是Huawei的回答—3D堆叠加系统级整合加时间作为新的优化维度。
55:21
这个答案对不对、能不能兑现，要看下一个五到十年。
55:26
但它至少重新定义了赛道—告诉世界—摩尔定律不是芯片演化的唯一路径，
55:31
只是其中一条。
55:33
站在我们这边—作为今天每天都在用ChatGPT、
55:37
用Claude、用各种A I工具的普通人—这件事和我们的生活的关联是：未来五到十年，
55:43
我们身边的A I模型大概率会跑在不止一家芯片公司的硅片上。
55:49
Nvidia仍然会是主力，但Huawei Ascend、
55:51
Google T P U、U、A M D MI系列、
55:54
苹果自家的硅、各国主权A I项目自研的芯片，
55:58
会越来越多地分一杯羹。
56:00
单一供应商的世界正在变成多极的世界。
56:02
这是好事，也是复杂的事。
56:05
听完这期节目，希望你以后看到"5纳米""3纳米""1.41.41.4纳米"这些词的时候，
56:11
能稍微多一点抵抗营销的能力—把它换算成每平方毫米多少颗晶体管、
56:16
再问一句"这是哪家的节点、跟台积电同代的对应是什么"。
56:21
然后你就比百分之九十九的财经新闻读者听得更深一层。
56:26
这是The Long View的特辑。
56:28
我们下期节目见。